静态时序分析

摘要： 针对布局布线工具和时序签核工具的时序分析差异,导致的迭代次数多、时序收敛困难的问题,提出一种基于机器学习的快速时序校准方法。首先,基于55 nm工艺,利用开源设计收集数据样本;然后,分别采用Lasso线性回归、BP神经网络、随机森林算法完成寄生参数预测模型的训练、测试及对比;最后,通过实验验证该方法的时序校准效果。实验结果表明,该方法可减少布局布线工具和时序签核工具间的时序分析差异。

摘要： 在先进工艺节点(7 nm,5 nm及以下)下,电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大,进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况,并针对性地设置时序裕量,才能确保芯片在服役期限中可靠地运行。鉴于此,导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示,该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放,为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。

摘要： 在超大规模集成电路设计中,时序分析的准确性对指导时序优化,保证芯片时序收敛和运行性能至关重要.目前,时序分析绝大多数都是采用商用签核(Sign-off)工具时序报告,作为主要依据.在逻辑综合阶段,由于缺少物理布局布线之后的模块位置和布线结果等信息,因此很难得到准确的电容电阻等寄生参数,用于预测其对应的Sign-off时序.为提高逻辑综合阶段时序预测的准确性,在给定工艺库的情况下,以电路网表作为输入,采用线负载模型对网表的电容电阻等进行估算,并在此基础上利用Elmore Delay模型计算时延作为时序特征.在时序模型训练阶段,提取训练集电路网表的时序特征,以训练模型对应的Sign-off时序结果为标准,采用机器学习中的随机森林算法进行模型训练,包括构建三个模型:互连线时延(Wire delay)、互连线信号转换时延(Wire slew),以及输出负载(Output load).在测试阶段,本文以同工艺库下,新的电路网表作为测试集,输入给训练后的时序模型进行预测.我们的方法与商用工具PrimeTime相比,在Wire delay和Wire slew的Sign-off结果预测上,平均一致性(Correlation)分别提高了49%、37%.此外,我们的方法所预测的Output load与Sign-off结果的一致性在0.99以上.

摘要： 在超大规模集成电路设计中,时序分析的精度和完备性决定了芯片是否能达到预期的性能.门级静态时序分析技术凭借容量和速度的优势,在集成电路时序分析市场上占据着主导地位,但是随着市场竞争加剧,芯片项目周期要求越来越短、性能要求越来越高,门级静态时序分析在精度上已无法满足芯片关键路径要在短时间内快速收敛的需求.本文探讨了针对芯片关键路径在门级静态时序分析结果的基础上进行更精确的晶体管级时序仿真分析的技术方法,该技术还可以进行动态电压降分析结果反标,可以在确保精度的基础上达到关键路径快速收敛的目的,从而可以缩短芯片的时序收敛周期.

摘要： 静态时序分析是FPGA应用开发中非常重要的功能,它能验证用户设计在时序上的正确性.静态时序分析软件所需输入的时序参数直接影响分析结果的正确性.介绍了一种仿真结合实测的方法,能比较准确地提取时序参数.实验结果表明,基于自主FPGA芯片的软件时序参数,通过静态时序软件分析,能够比较准确地反映FPGA芯片时序,可满足国产软件时序参数自主替代的需求.

摘要： 传统的静态时序分析会将电压的不一致性作为减弱参数形式,以一定的余量帮助使用者覆盖大部分真实芯片中的情况.但是随着芯片越来越大,软硬件的功能越来越多,由于电压降引起的时序违例越来越多.很多情况下IR的分析是符合标准的.现在主流的大规模芯片如AI芯片都是基于12nm、7nm或者更小的技术节点.封装还会引入3DIC.电压降分析越来越复杂也越来越重要.与此同时,时序分析也将会引入电压降的影响.Tempus-PI提供一个真正的时序和电压降协同仿真的签核流程,以此来帮助找到真正的电压敏感的关键路径.该仿真工作的结果得到了芯片测试的一致性验证.

摘要： 在芯片的设计过程中,静态时序分析(Static Timing Analysis,STA)无疑是整个设计中最重要的一环.如今纳米级工艺下的芯片设计往往属于多工艺角多模式(MultiCorner-MultiMode,MCMM)物理设计,工艺角和工作模式的特定组合称之为场景,多场景的物理设计会给芯片带来更加稳定的性能,但也会使静态时序分析变得更为复杂.介绍了分布式多场景时序分析(Distribute Multi_Scenario Analysis,DMSA)技术在多工艺角多模式物理设计中的应用.经过基于Smic 90 nm工艺的多场景数字芯片Cxdp13设计实践分析表明,在一定硬件条件支撑下,分布式多场景时序分析技术在多工艺角多模式的物理设计中可以达到快速时序签核的目的.

摘要： 在超大规模集成电路中,不计其数的寄存器等基本时序单元通过时钟信号的控制以稳定的步调捕获和发送信号,支撑电路正确地运行.时钟树的设计和分析成为物理综合和静态时序分析中的关键环节,影响时序收敛的速度和最终的性能.提出一种基于CRPR的算法,能够精确和快速地定位最大时钟偏差,帮助物理综合优化程序或者设计者实现快速时序收敛.此算法的复杂度为O(n),即与基本时序器件的数量成线性关系.完成计算的同时定位最大偏差,以极低的成本反馈时序分析结果.

摘要： 为减小现场可编程门阵列(FPGA)关键路径的延时误差,提出一种基于时延配置表的静态时序分析算法.算法建立了一种基于单元延时与互连线延时配置表的时延模型.该模型考虑了工艺角变化对延时参数的影响,同时在时序分析过程中,通过分析路径始节点与终节点的时钟关系,实现了复杂多时钟域下的路径搜索与延时计算.实验结果表明,与公认的基于查找表的项目评估技术(PERT)算法和VTR算法相比,关键路径延时的相对误差平均减少了8.58％和6.32％,而运行时间平均仅增加了19.96％和9.59％.

摘要： 静态时序分析方法不依赖于激励,且可以穷尽所有路径,运行速度很快,占用内存很少,克服了动态时序验证的缺陷.探讨了时序路径、路径延迟、时序约束等问题,重点研究了多周期路径造成的时序异常排除方法,并用静态时序分析工具Primetime对微控制器软核HGD08R01进行了案例分析,获得了满意的效果.

摘要： 在微处理器设计中,时序分析是关系到设计成功与否的重要的一步.作为分析和验证电路时序行为的新手段,静态时序分析技术以其无需仿真、快速、占用内存少以及测试覆盖面全等优点越来越多的应用于深亚微米的电路设计中.本文以SYNOPSYS公司的静态时序分析工具PT为基础,介绍了静态时序分析技术在微处理器设计中的应用。

摘要： 文章介绍了目前业界进行静态时序分析的两种主流EDA工具软件:Synopsys公司的PrimeTime和Cadence公司的Pearl.对比分析了两种工具软件的输入输出文件、工作流程、报告文件和优缺点,给出了实际分析中使用的部分脚本程序.本文目的是为工程师选择合适的EDA软件进行静态时序分析提供参考.

摘要： 在研制人员对大系统软件进行联试时，经常会发现一些较为隐蔽的诸如时序不匹配这样的深层次问题，而不得不对分系统软件进行多次更改，这样就大大延长了联试的周期。如果能在大系统联试前发现这些问题并更改，则可以减少系统联试的反复环节。为了解决这一问题，本文提出了一种基于软件逆向工程的大系统软件静态时序分析的方法，并在某大系统的软件静态时序分析工作中验证了该方法的可行性和有效性。

摘要： 本文从仿真和流片两个方面对标准单元库的验证方法进行了研究.在仿真方面,提出了采用静态时序分析工具和SPICE仿真工具对单元的估算值和仿真结果进行比较分析的方法来验证,同时文中还给出了具体的操作步骤实例.在流片验证中,提出了一种非常有效的电路结构.这种电路结构不但能够准确验证时序,还能极大地减少PAD数量;最重要的特点是:该电路能够完全避免PAD和非被测单元的引入带来的额外延迟,从而得到准确的被测单元延迟.对流片结果的测试证明,文中所提出的将仿真和流片相结合的验证方案,能够有效和完整地验证整套单元库.

摘要： 随着电路工艺的不断提高和对电路性能要求加强,大规模集成电路的设计也从传统的二维(面积+时延)设计走到了三维(面积+时延+功耗).在某些应用领域,功耗的地位显得更为重要.而进入深亚微米阶段后,静态功耗已经不容忽视了.本文提出了一种基于双阈值电压的静态功耗优化算法,利用ISCAS85和ISCAS89电路集的实验结果表明,这种方法不但在减少静态功耗上有明显的效果,而且从很大程度上减小了电路的竞争冒险,提高了电路的性能.

摘要： 随着电路工艺的不断提高和对电路性能要求加强,大规模集成电路的设计也从传统的二维(面积+时延)设计走到了三维(面积+时延+功耗).在某些应用领域,功耗的地位显得更为重要.而进入深亚微米阶段后,静态功耗已经不容忽视了.本文提出了一种基于双阈值电压的静态功耗优化算法,利用ISCAS85和ISCAS89电路集的实验结果表明,这种方法不但在减少静态功耗上有明显的效果,而且从很大程度上减小了电路的竞争冒险,提高了电路的性能.

摘要： 随着电路工艺的不断提高和对电路性能要求加强,大规模集成电路的设计也从传统的二维(面积+时延)设计走到了三维(面积+时延+功耗).在某些应用领域,功耗的地位显得更为重要.而进入深亚微米阶段后,静态功耗已经不容忽视了.本文提出了一种基于双阈值电压的静态功耗优化算法,利用ISCAS85和ISCAS89电路集的实验结果表明,这种方法不但在减少静态功耗上有明显的效果,而且从很大程度上减小了电路的竞争冒险,提高了电路的性能.

摘要： 随着电路工艺的不断提高和对电路性能要求加强,大规模集成电路的设计也从传统的二维(面积+时延)设计走到了三维(面积+时延+功耗).在某些应用领域,功耗的地位显得更为重要.而进入深亚微米阶段后,静态功耗已经不容忽视了.本文提出了一种基于双阈值电压的静态功耗优化算法,利用ISCAS85和ISCAS89电路集的实验结果表明,这种方法不但在减少静态功耗上有明显的效果,而且从很大程度上减小了电路的竞争冒险,提高了电路的性能.

摘要： 该文分析了对带复杂时钟系统的ＡＳＩＣ作静态延时分析、时序验证中可能出现的问题，介绍了一种与动态逻辑模拟相结合的静态延时分析、验证方法。

摘要： 本发明提出一种集成电路的时序分析方法及集成电路的时序分析装置，该时序分析方法用于分析至少部份电路区块非使用标准组件的集成电路，其包含：读取集成电路的网表，网表中包含集成电路的频率信号的测量起点以及测量端点，测量起点与测量端点之间包含有信号路径，并且测量起点与测量端点之间分别包含有传输线或至少一个电路区块；分析信号路径，以阻抗性负载的方式将部分电路区块记录于集成电路的简化网表；以及依据集成电路的简化网表，计算频率信号通过信号路径的频率延迟。

摘要： 一种时序分析装置及时序分析方法，所述时序分析装置，应用于可编程序逻辑阵列系统中，包含：复数个第一及第二基本输入输出端、通道多工器、复数个高速输入输出端、取样模块以及时序分析模块。第一基本输入输出端自待测元件接收复数个待测信号。通道多工器自第一基本输入输出端接收待测信号，以选择待测信号中的至少一组输出至第二基本输入输出端。高速输入输出端具有较第一及第二基本输入输出端高的逻辑电平解析速度。取样模块通过高速输入输出端接收自第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果。时序分析模块根据取样结果进行时序分析及量测。

摘要： 本发明提出一种集成电路的时序分析方法及集成电路的时序分析装置，该时序分析方法用于分析至少部份电路区块非使用标准组件的集成电路，其包含：读取集成电路的网表，网表中包含集成电路的频率信号的测量起点以及测量端点，测量起点与测量端点之间包含有信号路径，并且测量起点与测量端点之间分别包含有传输线或至少一个电路区块；分析信号路径，以阻抗性负载的方式将部分电路区块记录于集成电路的简化网表；以及依据集成电路的简化网表，计算频率信号通过信号路径的频率延迟。

摘要： 一种时序分析装置及时序分析方法，所述时序分析装置，应用于可编程序逻辑阵列系统中，包含：复数个第一及第二基本输入输出端、通道多工器、复数个高速输入输出端、取样模块以及时序分析模块。第一基本输入输出端自待测元件接收复数个待测信号。通道多工器自第一基本输入输出端接收待测信号，以选择待测信号中的至少一组输出至第二基本输入输出端。高速输入输出端具有较第一及第二基本输入输出端高的逻辑电平解析速度。取样模块通过高速输入输出端接收自第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果。时序分析模块根据取样结果进行时序分析及量测。

摘要： 提供一种用于对集成电路设计执行同步多角静态时序分析（STA）的方法。该方法可包括在多个角处读取设计数据，包括网表、寄生以及库。每个角可代表工艺、温度和电压状态的集合。通过使用设计数据作为输入，可在多个角处执行多个操作以生成关于设计的时序报告。显著地，每个操作具有单个控制流程且将样本矢量用于执行多个操作。每个样本是与角相关联的值。该方法使计算资源和存储器使用最小化，以及加速了多角分析的周转时间。

摘要： 本发明涉及一种在集成电路(IC)执行统计静态时序分析的方法，其包括：于集成电路的一预定操作期间，识别集成电路中的多个开启装置；只选择多个开启装置的库；以及只使用所选择的库，计算集成电路的时间延迟。其中，用以计算时间延迟的库的数量是减少的。

摘要： 提供一种用于对集成电路设计执行同步多角静态时序分析（STA）的方法。该方法可包括在多个角处读取设计数据，包括网表、寄生以及库。每个角可代表工艺、温度和电压状态的集合。通过使用设计数据作为输入，可在多个角处执行多个操作以生成关于设计的时序报告。显著地，每个操作具有单个控制流程且将样本矢量用于执行多个操作。每个样本是与角相关联的值。该方法使计算资源和存储器使用最小化，以及加速了多角分析的周转时间。

摘要： 本发明涉及一种在集成电路(IC)执行统计静态时序分析的方法，其包括：于集成电路的一预定操作期间，识别集成电路中的多个开启装置；只选择多个开启装置的库；以及只使用所选择的库，计算集成电路的时间延迟。其中，用以计算时间延迟的库的数量是减少的。

摘要： 本发明公布了一种集成电路静态时序分析中的路径分析方法，包括步骤：电路结构初始化，基于时钟树深度枚举的分组延迟信息计算和候选路径的生成与合并；将集成电路表示为有根的时钟树和有向无环图；其中的节点表示电路的管脚，边表示管脚之间的连接关系；每条边都标记信号传送的最小和最大时延；将时钟树按指定深度进行分组，通过基于分组约束的时延传播算法计算得到节点的分组延迟信息；对时钟树每个深度迭代生成候选时序违例路径并进行筛选合并，取松弛值前k小的路径，得到时序违例最严重的前k条路径结果。通过本发明能够支持公共悲观路径消除，提升路径分析方法的通用性和效率，可达到最高百倍的计算加速效果。

摘要： 本公开涉及使用基于结构的自对齐并行分区的存储高效可扩展分布式静态时序分析。一种方法包括：从电路设计的文件中提取与约束相关联的信息和时钟信息；基于针对电路设计的两个或更多个切分中的切分提取出的信息，确定拓扑锥；基于所述拓扑锥，对所述两个或更多个切分中的切分执行时序分析。所述拓扑锥包括与电路设计的两个或更多个切分中的切分相关联的对象。