ASIC设计

摘要： 研究了第三代合作伙伴计划长期演进技术(3GPP-LTE)中的二次置换多项式(QPP)交织器的硬件设计优化,提出了一种零延时、低复杂度的QPP交织器设计方案.该方案从算法层面出发简化了QPP交织器中定义的复杂运算.得益于算法优化的结果,优化后的QPP交织器能够以较低的代价映射到硬件电路上.结果表明:与一些传统方案相比,该方案设计的QPP交织器大大降低了硬件实现的复杂度,在SMIC 40nm工艺下,交织器的面积只有0.040mm2.另外,所设计的QPP交织器具有零时延的特点,能够有效提高Turbo译码的译码效率.基于该交织器所设计的Turbo译码器能够稳定工作在400MHz下,译码速率达到572.85Mbps(10次半迭代),而译码器面积仅有0.82mm2.%The optimization of the hardware design of quadratic permutation polynomial (QPP) interleavers for 3GPP-LTE was studied, and a scheme for design of zero-delay, low-complexity QPP interleavers was presented.The design scheme can simplify the complex computations defined by OPP interleavers at the algorithm level, and it makes an optimized OPP interleaver be readily mapped onto its hardware circuit under a low cost because of the benefit from the optimization.The implementation result shows that the proposed scheme can greatly reduce the complexity of hardware implementation compared to traditional approaches, and the area of the designed interleaver is only 0.040mm2 under the technology of CMOS 40mm.Furthermore, the designed interleaver reveals its zero-delay property, and the ability to effectively improve the efficiency of Turbo decoding.Actually, after putting the whole Turbo decoder into practice, the decoder can work at 400 MHz, the area of which is only 0.82mm2 while the peak decoding throughput can reach 572.85Mbps with 10 half-iterations.

摘要： 笔者以可编程数字ASIC设计实验课的设计和实施为主线,阐述了以长春建筑学院省发改委重点实验室-吉林省污水处理工程实验室的科研成果为素材,在传统的实验教学的基础上,增加学生在课堂上的教学互动,这种教学方法实现了培养学生创新能力的目的.

摘要： 数字收发电路主要功能为实现模拟中频/射频信号到数字基带信号的变换以及利用数字合成方式产生模拟中频/射频信号，广泛应用于通信和雷达的收发系统中，低功耗、高集成的数字收发电路设计也一直是数字阵列雷达数字T/R组件设计中的一个关键技术。文章介绍了一种具有完全自主知识产权的单片雷达数字收发ASIC芯片的前端设计，包括芯片结构设计、各子模块设计（ADC/DAC/DDC/DDS），给出了设计及仿真结果，该芯片在SMIC 0.18微米工艺下成功流片，经测试，芯片指标达到设计要求。

摘要： 近日，艾派克推出了可在爱普生日本区EP-709A六色多功能喷墨打印机ITH系列墨盒上使用的可替代芯片。艾派克表示此次推出的芯片采用7ASIC设计和SmartMatchTM智能墨量匹配技术．安全性及稳定性可媲美原装产品。

摘要： For the problem of array processing unit interconnection transmission, a virtual channel router is designed based on the Mesh of topological structure of interconnection transmission. It used an adaptive XY routing algorithm distributing virtual channel idle resources to reduce congestion and waiting time, and used multi-channel selector switch to complete data transmission. Through the ASIC design and Modesim tool for simulation, the virtual channel router hardware circuit was finished, and achieved the purpose of transmission network interconnection.%针对阵列处理单元之间互连传输拥塞的问题，设计了一种在二维结构中互连的虚通道路由器模型。采用改进的自适应 XY 路由算法，智能地分配虚通道空闲资源，从逻辑上减少拥塞和等待时间，多路选择器交叉开关完成数据传输。通过 ASIC 设计，完成虚通道路由器硬件电路，应用Modesim 工具进行仿真，达到网络互连传输的目的。

摘要： 通过分析移动电源的技术规格和市场需求，得出同步Boost是必然趋势，然后分析专用MCU实现的同步Boost方案，提出ASIC+通用MCU的实现方案，用Candence设计ASIC并得出仿真结果，分析其效率和成本竞争力，给出经验证的MCU选型和软件流程。

摘要： 通过数字集成电路设计理论课和实验课教学的实践经验及教学研究心得，以某高校电子科学与技术本科专业为例，分析了数字集成电路设计几种不同的课程体系，探讨了不同的课程体系的不同教学方法及其相互关系，通过将几种不同的课程体系的不同教学方法进行相互融合，构建系统化的教学工作。

摘要： 联噪半导体（山东）日前宣布，将在集团资源支持下，为中国市场提供芯片设计服务。联噪半导体计划以快速抢市，提升获利，永续经营等三阶段循序经营策略，旨在成为中国第一大ASIC设计服务公司。为提供客户广泛及深度的服务，联噪半导体需要大量的工程人力，尤其是各地优秀的人才。联曝半导体初期将会招募大量集成电路相关本科人才，最终希望能成长为中国第一大ASIC设计服务公司。

摘要： 针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计.该IP核采用16.384 MHz系统工作时钟,共耗用33088个逻辑门和33004字节存储单元,以0.18 μm 1P4M CMOS工艺成功流片.芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2.

摘要： 在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。

摘要： 在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。

摘要： 在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。

摘要： 在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。

摘要： 本文通过对DFT(Design-For-Test)可测性技术的研究,详细介绍了可测试技术的基本概念,以及内部扫描设计、内建自测试(BIST)设计和边界扫描设计的具体实现过程.并给出在ASIC(ApplicationSpecific Integrated Circuit)设计中,进行DFT设计的一般流程.最后对DFT设计所取得的成效作了简要的描述.

摘要： 本文通过对DFT(Design-For-Test)可测性技术的研究,详细介绍了可测试技术的基本概念,以及内部扫描设计、内建自测试(BIST)设计和边界扫描设计的具体实现过程.并给出在ASIC(ApplicationSpecific Integrated Circuit)设计中,进行DFT设计的一般流程.最后对DFT设计所取得的成效作了简要的描述.

摘要： 本文通过对DFT(Design-For-Test)可测性技术的研究,详细介绍了可测试技术的基本概念,以及内部扫描设计、内建自测试(BIST)设计和边界扫描设计的具体实现过程.并给出在ASIC(ApplicationSpecific Integrated Circuit)设计中,进行DFT设计的一般流程.最后对DFT设计所取得的成效作了简要的描述.

摘要： 本文通过对DFT(Design-For-Test)可测性技术的研究,详细介绍了可测试技术的基本概念,以及内部扫描设计、内建自测试(BIST)设计和边界扫描设计的具体实现过程.并给出在ASIC(ApplicationSpecific Integrated Circuit)设计中,进行DFT设计的一般流程.最后对DFT设计所取得的成效作了简要的描述.

摘要： 本文通过对DFT(Design-For-Test)可测性技术的研究,详细介绍了可测试技术的基本概念,以及内部扫描设计、内建自测试(BIST)设计和边界扫描设计的具体实现过程.并给出在ASIC(ApplicationSpecific Integrated Circuit)设计中,进行DFT设计的一般流程.最后对DFT设计所取得的成效作了简要的描述.

摘要： 本文通过对DFT(Design-For-Test)可测性技术的研究,详细介绍了可测试技术的基本概念,以及内部扫描设计、内建自测试(BIST)设计和边界扫描设计的具体实现过程.并给出在ASIC(ApplicationSpecific Integrated Circuit)设计中,进行DFT设计的一般流程.最后对DFT设计所取得的成效作了简要的描述.

摘要： 本发明公开一种ASIC设计时钟网络提取系统,涉及芯片设计领域，该系统基于EDA工具，通过TCL脚本实现的分析算法完成ASIC设计中大规模复杂时钟网络的分析和提取任务；该系统由三部分组成：时钟模式分析单元、时钟域分析单元、原始时钟网络输出单元。应用本发明，高度自动化地完成ASIC设计时钟网络的分析和提取，可以大幅度降低传统通过人工分析方法带来的差错率，同时也能极大地提高工作效率。

摘要： 本发明涉及芯片设计技术领域，特别是涉及一种针对ASIC设计中网表逻辑冗余的优化方法及系统，该方法包括：对ASIC设计过程中的网表进行针对逻辑冗余的分析处理，得到初始分析数据；提取初始分析数据中的冗余特征，并识别出网表的逻辑冗余；利用冗余特征，对网表的逻辑冗余进行分类，并利用逻辑冗余所属类别对应的划分方式，对逻辑冗余进行冗余节点划分，得到逻辑冗余的冗余节点；利用逻辑冗余的冗余节点，删除逻辑冗余，得到优化后的网表。相较现有技术，本发明能识别出更多类别的逻辑冗余并进行优化，以及能够对不同类别的逻辑冗余进行自动删除，以此，有效地减少了ASIC设计逻辑冗余，进而降低了设计冗余度。

摘要： 本发明提供的一种基于ASIC设计的BM3D集合装置，耦接于3D降噪模块和外部存储单元，该集合装置包括：写出单元，用以接收3D降噪模块输出的图像处理信息，并将图像块处理信息存入外部存储单元；读取单元，用以从外部存储单元读取图像处理信息；重构单元，用以从读取单元接收图像处理信息，并根据图像处理信息进行图像重构；地址管理单元，管理所述外部存储单元的地址，并提供地址信息给所述写出单元和所述读取单元。其中，图像处理信息包括图像块、块坐标、块权重和组信息。该技术方案解决了目前技术条件下，软件不能进行BM3D实时处理的情况，这种技术利用ASIC的设计方式，使得BM3D集合装置能够进行实时操作。

摘要： 单个验证工具提供在统一环境下为全定制和ASIC设计二者既进行静态时序分析又进行动态仿真的能力。在各个实施例中，验证工具包括下述特征：(a)将静态时序分析工具和动态仿真工具结合到单个工具；(b)在存在电平敏感锁存器的情况下，为多相、多频、多周期电路执行有效的路径搜索；(c)为了时序特征化，自动识别电路结构，例如，复合门；(d)通过结合功能检查解决晶体管级的电路结构；(e)执行功能检查，以过滤掉失效路径并识别具有同步变化的输入端的门；(f)在过滤掉错误路径之后，在存在电平敏感锁存器的条件下，找到最大的工作频率；(g)通过利用与在spice类仿真器中实施的时域的非线性驱动器耦合的频域中的RLC部分的导纳矩阵和电压传输，解决串扰；(h)使用干扰源和受干扰者的输入端之间的关联性，以迭代地确定受干扰者的输出端上的切换时间。

摘要： 本发明公开一种ASIC设计时钟网络提取系统,涉及芯片设计领域，该系统基于EDA工具，通过TCL脚本实现的分析算法完成ASIC设计中大规模复杂时钟网络的分析和提取任务；该系统由三部分组成：时钟模式分析单元、时钟域分析单元、原始时钟网络输出单元。应用本发明，高度自动化地完成ASIC设计时钟网络的分析和提取，可以大幅度降低传统通过人工分析方法带来的差错率，同时也能极大地提高工作效率。

摘要： 本发明公开了一种ASIC设计时钟网络重构系统及方法，包括时钟结点分析及锚定单元，用于依据重构配置文件对ASIC前端网表中的时钟网络结构进行分析，得到分析结果并对时钟网络结构中的待改造网络结点进行锚定；测试时钟插入单元，用于分别对待改造网络结点进行改造，得到改造后的ASIC设计时钟网络结构；时钟连接重布单元，用于依据分析结果对改造后的ASIC设计时钟网络结构中特定的时钟连接进行调整，得到重构时钟网络结构；重构时钟网络输出单元，用于输出重构时钟网络结构的报告文件以及重构后的ASIC设计网表。该系统为ASIC设计后端流程时时钟网络的改造提供了一个统一规划和调整的平台，大大降低了由此带来的设计返工，提高了整体研发的效率。

摘要： 本发明涉及芯片设计技术领域，特别是涉及一种针对ASIC设计中网表逻辑冗余的优化方法及系统，该方法包括：对ASIC设计过程中的网表进行针对逻辑冗余的分析处理，得到初始分析数据；提取初始分析数据中的冗余特征，并识别出网表的逻辑冗余；利用冗余特征，对网表的逻辑冗余进行分类，并利用逻辑冗余所属类别对应的划分方式，对逻辑冗余进行冗余节点划分，得到逻辑冗余的冗余节点；利用逻辑冗余的冗余节点，删除逻辑冗余，得到优化后的网表。相较现有技术，本发明能识别出更多类别的逻辑冗余并进行优化，以及能够对不同类别的逻辑冗余进行自动删除，以此，有效地减少了ASIC设计逻辑冗余，进而降低了设计冗余度。

摘要： 本发明提供的一种基于ASIC设计的BM3D集合装置，耦接于3D降噪模块和外部存储单元，该集合装置包括：写出单元，用以接收3D降噪模块输出的图像处理信息，并将图像块处理信息存入外部存储单元；读取单元，用以从外部存储单元读取图像处理信息；重构单元，用以从读取单元接收图像处理信息，并根据图像处理信息进行图像重构；地址管理单元，管理所述外部存储单元的地址，并提供地址信息给所述写出单元和所述读取单元。其中，图像处理信息包括图像块、块坐标、块权重和组信息。该技术方案解决了目前技术条件下，软件不能进行BM3D实时处理的情况，这种技术利用ASIC的设计方式，使得BM3D集合装置能够进行实时操作。

摘要： 单个验证工具提供在统一环境下为全定制和ASIC设计二者既进行静态时序分析又进行动态仿真的能力。在各个实施例中，验证工具包括下述特征：(a)将静态时序分析工具和动态仿真工具结合到单个工具；(b)在存在电平敏感锁存器的情况下，为多相、多频、多周期电路执行有效的路径搜索；(c)为了时序特征化，自动识别电路结构，例如，复合门；(d)通过结合功能检查解决晶体管级的电路结构；(e)执行功能检查，以过滤掉失效路径并识别具有同步变化的输入端的门；(f)在过滤掉错误路径之后，在存在电平敏感锁存器的条件下，找到最大的工作频率；(g)通过利用与在spice类仿真器中实施的时域的非线性驱动器耦合的频域中的RLC部分的导纳矩阵和电压传输，解决串扰；(h)使用干扰源和受干扰者的输入端之间的关联性，以迭代地确定受干扰者的输出端上的切换时间。

摘要： 公开了提供集成电路设计的方法，集成电路具有核功能、围绕核功能的IO(输入/输出)环、和边界扫描结构，边界扫描结构用于在集成电路的预定模式期间提供对核功能或IO环的访问，还公开了实现该方法的设计工具。该方法包括：提供核功能和IO环的第一网表的步骤(110)；随后是规定针对第一网表的内容的边界扫描设计的步骤(120，130)。接下来，由第一网表和边界扫描设计规范综合出(150)第二网表；将边界扫描设计实例从第二网表中分离出来(420)。在分开的步骤(410)中，提供没有IO环的核功能的第三网表；在随后的步骤(460)中将第三网表和分离出来的边界扫描元件组合成第四网表。在随后的步骤(470)中，将对IO环的描述加入第四网表。将边界扫描元件加入核网表有助于在无需重新生成边界扫描设计的情况下替换IC设计中的IO环。