超大规模集成电路

摘要： 在总体布线的过程中,层分配阶段通过控制总线线网的层次影响总线的时序匹配效果.为此,提出考虑总线时序匹配的多策略层分配算法.首先基于线网属性的线网优先级策略,针对线网不同属性的特点得到一个兼顾线长和总线偏差的布线顺序;然后基于贪心策略的初始布线策略,每次布线都对正在布线的线网选择当前最短路径,使相同总线内的线网都尽可能等长;最后基于总线线长的局部调整策略对初始的布线结果进行拆线重绕,延长部分线网以缩短其与最长的总线线网之间的线长差距.算法在2.60GHzCPU和64 GB内存的Linux环境下运行,使用ISPD竞赛中提供的测试数据进行算法的有效性验证.实验结果表明,所提算法产生的总线偏差降低了23.5%,能够显著优化总线时序匹配效果.

摘要： 针对实际应用中海量图像数据造成的存储与传输带宽的压力,设计了一种兼容处理8~16位灰度图的高吞吐率图像压缩编码器,并给出了相应的超大规模集成电路架构。通过分析16位灰度图像像素值的特点,以及JPEG2000压缩编码器在硬件实现中,离散小波变换与优化截断嵌入式模块处理时间的差异,提出了并-串-并的优化结构,架构采用高8位和低8位处理进行设计,高位和低位结构既可以独立进行处理,又可以结合起来共同处理,增加了编码器的灵活性,大大提高了压缩编码器的吞吐率。编码器最终在Xilinx XC7K480T芯片上实现,最高工作频率可达147.734 MHz,对8位典型灰度图进行处理时,得到的最大吞吐率为169.55 MB/s;对16位典型灰度图进行处理时,最大吞吐率高达266.87 MB/s。与现有同类编码器相比,吞吐率提高40%以上。在实际工程应用中,该编码器不仅可靠性高、灵活性好,而且可扩展性强,通过控制并行度可实现不同分辨率图像的高倍率、高质量快速压缩,具有重要的应用价值。

摘要： 在集成电路设计的晶体管级电路仿真中,为了成功求解直流工作点,诞生了各种各样的直流延拓算法,如Gmin步进法、源步进法、伪瞬态法和同伦法等。随着集成电路的不断发展,对于现今具有强非线性的大规模电路,直流分析算法的收敛性能和效率仍然是一个巨大的挑战。针对具有强非线性的大规模电路在仿真过程中存在的收敛性较差以及仿真效率较低等问题,提出了一种名为PETA-Gmin的动态直流混合延拓算法。不同于之前所有的传统算法,PETA-Gmin将伪瞬态的过程成功地结合到了Gmin步进法中。由于伪电容的接入使得节点电压可以连续变化,从而有效地改善了仿真中解曲线不连续的问题,提高了收敛性。同时,Gmin步进法的快速步进保证了高效的仿真速率。目前,通过对工业界的大规模电路进行仿真,验证了所提PETA-Gmin算法的性能。实验结果表明,所提算法在仿真收敛性方面相对于Gmin步进法得到了显著提升,并且在仿真效率方面相对于最新的伪瞬态算法,其加速比最高(平均)可达4.89倍(2.57倍)。

摘要： 一群象牙塔的学子,将国产芯片做成了大买卖。复旦微电的公告显示,今年上半年,营收17亿元,净利润5.3亿元,大涨1.7倍,超过去年一年的总和。1998年,复旦微电诞生于复旦大学的水房边上,12个人立志自研国产芯片。现在,其拥有超过1500人的团队,从事超大规模集成电路的设计、开发、测试。

摘要： 针对BCH译码算法纠错性能的局限性和译码算法中查找表规模较大的问题,以及处理器对可靠性和低译码延迟的设计需求,本文设计了BCH码和循环冗余校验码的级联纠错编码方案的数据结构。采用避免求逆的Berlekamp-Massey译码算法,结合有限域元素运算方法,优化了错误位置搜索过程,给出了面向超大规模集成电路的低延迟译码器结构。以实时计算元素系数的方式代替了查找表,缩减了电路的面积。采用65 nm工艺完成了译码器的超大规模集成电路设计,译码器具有随机9位的纠错能力,电路面积为436333μm 2,在200 MHz工作频率下译码延迟仅为2.795μs,译码器的数据吞吐率可以达到191 MB/s。在保持译码性能的同时,达到了低译码延迟、低功耗的设计需求。

摘要： 半导体级磷酸是电子行业使用的一种超高纯化学试剂,广泛应用于超大规模集成电路、薄膜液晶显示器等微电子工业,主要用于硅晶片中氮化硅膜、镀金属膜和铝硅合金膜的湿法清洗和蚀刻[1-2]。在硅晶片的蚀刻过程中,磷酸中痕量杂质元素对电子元器件的成品率、电性能及可靠性有很大影响。不同的杂质污染会导致半导体器件的缺陷,如碱金属与碱土金属(钠、钾、钙、镁等)污染可导致器件的击穿电压降低;过渡金属与重金属(铁、铬、镍、铜、金、锰、铅等).

摘要： 随着集成电路规模的日益增长,需要处理的线网数量显著增多,层分配算法运行时间增大成为限制高效设计布线方案的重要因素;此外在生产工艺中,通孔的制造成本较高.针对以上两个问题,本文提出了两种新颖的策略分别用于优化算法运行时间和通孔数量:(1)一种高效的基于区域划分的并行策略,实现各区域在并行布线阶段负载均衡,以提高并行布线的效率;(2)基于线网等效布线方案感知的通孔优化策略,决定各线网对布线资源使用的优先级,进而减少层分配方案的通孔数量.最终将上述两种策略相结合,提出了一种面向超大规模集成电路物理设计的通孔感知的并行层分配算法.实验结果表明该算法对通孔数量和运行时间均有良好的优化效果.

摘要： "这是一个芳华的时代,这是一个属于中国的时代,如果让我再选一次,我还会回到祖国。"说这番话的人是姚力军博士,作为掌握"超大规模集成电路制造用溅射靶材技术"的极少数华人专家之一,2005年夏天,他在宁波余姚创立了江丰电子。

摘要： 离散正交变换(discrete orthogonal transformation,DOT)被广泛应用于图像处理和视频压缩,研究其快速算法以及通用架构的设计具有重要的实际意义.由于各种视频压缩算法被广泛提出,具体类型、特定点数的DOT已经不能满足图像和视频领域的发展要求.因此,研究一种多类型、任意点数的DOT快速算法及其通用架构是一个有待解决的问题.针对以上问题,采用分治策略,提出了一种基于CORDIC的DOT快速算法、并设计出能够实现多种DOT算法的通用架构.实验结果表明,与现有算法相比,该算法在复杂度、可扩展性、流水线设计及易于VLSI实现等方面有明显优势;与现有的架构相比,该通用架构计算简单、硬件复用率高,能满足多应用需求.

摘要： 俗话说:“用力者仿,用心者创。”于王中风而言,用心创造已经融入到灵魂深处。从以全乡第一名的成绩考入中等专业学校学习,到不用一年时间自学读完高中数学和大学高等数学,再到克服繁重的工作压力以及学习资料极端匮乏等重重阻力,最终以理科状元的优异成绩考入清华大学,以年长其他同学十岁的老生身份“挥斥方遒”,他的求学之路遍布荆棘却也鲜花盛开;从美国留学期间以超凡之志在行业顶级期刊发表多篇高质量论文,到因在FEC(纠错码)设计与VLSI(超大规模集成电路)实现方面的突出贡献被评为IEEE Fellow,再到毅然回国为祖国芯片技术发展披荆斩棘,他的科研轨迹始终围绕“中国梦想”。

摘要： 本项目针对下一代超大规模集成电路制造对于无损伤抛光的要求,以新型抛光介质材料合成作为切入点,设计并可控合成具有不同微观结构的核壳包覆型有机/无机复合磨料.在常规化学机械抛光(CMP)条件下,研究复合磨料的微观结构对抛光质量(表面形貌、粗糙度和材料去除率等)的影响规律.揭示内核有机物和壳层无机物在无损伤抛光过程中的协同效应机制,致力于阐明复合磨料的微观结构-力学特性-抛光性能三者之间的内在关系,探索非刚性核壳结构有机/无机复合磨料在CMP中的作用机制,丰富和深化CMP过程中的摩擦学基础理论.研究对于指导该类型有机/无机复合磨料的结构设计具有指导意义,为实现硬脆衬底材料的无损伤超光滑表面加工提供了技术支撑和理论依据.

摘要： 超大规模集成电路集成度高、可用散热面积小,芯片温度显著上升会严重影响其工作可靠性和使用寿命.传统吸液芯热管由于体积大易损坏,基于工质相变传热原理的微热管是解决芯片散热问题的有效途径.微热管的毛细结构是影响其传热能力的关键,在微热管毛细结构的制备方法上综述了国内外的研究现状,介绍了当前微热管毛细结构的制备方法,并展望了该领域的未来发展方向.

摘要： 布局是集成电路物理设计的重要阶段,现有的非线性规划布局算法已经取得较好的结果,得到了广泛的应用.但是随着工艺技术的迅猛发展,芯片规模和集成度急剧增加,非线性规划布局算法性能较差、速度较慢的缺陷逐渐显现.本文旨在探究如何提高非线性规划布局的速率,提出了动态步长控制、显示求导、方向分解、加入结群等加速策略,同时对影响布局性能的重要参数进行了大量实验测试确定其最优取值.实验结果证明,本文加入加速策略的布局器与APlace算法相比速度优化了37％,证明了本文加速策略的有效性.

摘要： 供电电压与工作温度直接影响集成电路(IC)的性能,因此,在IC设计中必须进行电热分析.P/G分析和3D热分析是电热分析的两个主要方面,分别用来对芯片的供电电压和工作温度进行求解.与现有的电热分析相比,本文综合考虑了温度(T)、功耗(P)、电压(V)和电导(G)等参数之间的相互影响,提出了一种电热综合分析方法——ET-TPVG.该方法通过对温度、电压、功耗和电导的分布进行迭代计算,最后输出收敛后的温度、电压和功耗分布.考虑到ET-TPVG方法的高计算复杂度,本文使用GPU并行计算对算法进行加速.实验结果表明:(1)现有的电热分析方法过于粗糙,采用保守估计来设计芯片性能;对芯片进行ET-TPVG分析,可以提供更加精确的性能设计容限.(2)将高性能计算应用于EDA研究领域,利用GPU并行计算有效地提高了电热综合分析的效率,与GPU串行计算相比,获得了48X的加速.

摘要： 在对超大规模集成电路进行随机测试的测试码之间的距离作定量分析的基础上,改进了最大距离测试算法中测试码的生成方法,使得所生成的伪随机测试码集合同时达到最大海明距离与近似最大笛卡尔距离.因此每一个测试码可以尽可能多地独立检测到更多不重复的故障.在此基础上,本文提出了准完全最大距离测试新算法的思想和构建理论,并详细阐述了该算法的执行流程.通过对ISCAS'85基准电路上进行的大量实验数据分析,已经表明本方法确实有效地提高了随机测试效率,降低了随机测试成本.

摘要： 电化学机械抛光(Electrochemical Mechanical Polishing,ECMP)是一种极具发展潜力的超大规模集成电路铜互连层低压力平坦化工艺.为改善ECMP的加工质量,本文提出在电解液中加入高介电常数磨粒,提高被加工表面附近的电势梯度以增强ECMP选择性去除能力.比较了三种介电常数不同的磨粒(金红石型TiO2,锐钛型TiO2,SiO2)的抛光效果,发现使用含介电常数最高的金红石型TiO2磨粒的电解液得到的表面质量最好.对含高介电常数磨粒的电解液各组分的含量进行了优化.最终确定的电解液含0.5mol/L氨基乙酸,0.1mol/L TSA(硫代水杨酸)和1wt％金红石型TiO2.使用该电解液得到的材料去除率为0.06mg/min,表面粗糙度Ra为8.9nm.

摘要： 在可重构处理单元阵列、片上总线和片上网络中,广泛使用开关网络来实现信息交换.随着VLSI工艺水平和集成度的不断提高,片上开关网络功耗已成为影响芯片系统功耗不可忽视的重要因素.本文提出一种可信的大规模开关网络功耗估算方法.该方法在建立包含开关网络主要设计变量的开关网络功耗宏模型基础上,利用线性回归完善功耗宏模型系数,得到了在确定的电压、频率、工艺尺寸下估算不同规模不同活跃性的开关网络结构功耗的表达式.该表达式估算开关网络功耗效率高、结果准确性好,具有较高的可信性.经实验验证,该方法功耗估算值和门级功耗模拟分析值相比,误差在10％以内.

摘要： 在可重构处理单元阵列、片上总线和片上网络中,广泛使用开关网络来实现信息交换.随着VLSI工艺水平和集成度的不断提高,片上开关网络功耗已成为影响芯片系统功耗不可忽视的重要因素.本文提出一种可信的大规模开关网络功耗估算方法.该方法在建立包含开关网络主要设计变量的开关网络功耗宏模型基础上,利用线性回归完善功耗宏模型系数,得到了在确定的电压、频率、工艺尺寸下估算不同规模不同活跃性的开关网络结构功耗的表达式.该表达式估算开关网络功耗效率高、结果准确性好,具有较高的可信性.经实验验证,该方法功耗估算值和门级功耗模拟分析值相比,误差在10％以内.

摘要： 在可重构处理单元阵列、片上总线和片上网络中,广泛使用开关网络来实现信息交换.随着VLSI工艺水平和集成度的不断提高,片上开关网络功耗已成为影响芯片系统功耗不可忽视的重要因素.本文提出一种可信的大规模开关网络功耗估算方法.该方法在建立包含开关网络主要设计变量的开关网络功耗宏模型基础上,利用线性回归完善功耗宏模型系数,得到了在确定的电压、频率、工艺尺寸下估算不同规模不同活跃性的开关网络结构功耗的表达式.该表达式估算开关网络功耗效率高、结果准确性好,具有较高的可信性.经实验验证,该方法功耗估算值和门级功耗模拟分析值相比,误差在10％以内.

摘要： 在可重构处理单元阵列、片上总线和片上网络中,广泛使用开关网络来实现信息交换.随着VLSI工艺水平和集成度的不断提高,片上开关网络功耗已成为影响芯片系统功耗不可忽视的重要因素.本文提出一种可信的大规模开关网络功耗估算方法.该方法在建立包含开关网络主要设计变量的开关网络功耗宏模型基础上,利用线性回归完善功耗宏模型系数,得到了在确定的电压、频率、工艺尺寸下估算不同规模不同活跃性的开关网络结构功耗的表达式.该表达式估算开关网络功耗效率高、结果准确性好,具有较高的可信性.经实验验证,该方法功耗估算值和门级功耗模拟分析值相比,误差在10％以内.

摘要： 本发明公开了一种面向超大规模集成电路的故障注入电路，属于基本电子电路的技术领域。该电路包括故障注入模块和故障注入状态机模块。故障注入模块包括故障数据的生成，故障注入对象的选择和时分复用逻辑，故障数据的生成是对触发器添加查找表和数据选择器，根据故障类型生成不同的故障数据；故障注入对象的选择是为电路中所有的触发器依次分配唯一的ID编号，然后通过译码电路解析ID来选择特定的触发器注入故障；时分复用逻辑主要是将时间划分为故障注入和正常工作两个部分；故障注入状态机主要根据故障注入参数来控制故障注入过程从而模拟单粒子效应；在Zynq‑7000 SoC上实现该电路时可以通过PS和PL的交互优化故障注入机制，加快故障注入速度。

摘要： 一种超大规模集成电路SPEF寄生参数的并行加速提取方法，包括以下步骤：启动多线程，根据SPEF文件的分支结构，并行将文件划分为基本属性定义部分和参数文件体部分的多个数据块；启动多线程，并行读取每个数据块建立并分析时序图所需要的寄生参数数据；启动多线程，并行对每个数据块进行耦合电容的合并。本发明的超大规模集成电路SPEF寄生参数的并行加速提取方法，通过细粒度的任务划分，达到了非常客观的高度并行，和良好的加速比，提高了静态时序分析在电路设计优化过程中的响应速度。

摘要： 本申请公开了超大规模集成电路频域仿真自适应频点提取与计算方法。该方法包括根据集成电路频域仿真电磁响应特征的计算要求，计算频段内提取的初始频点的集成电路电磁响应特征并获得电磁响应特征曲线，然后在各相邻频点中点插入频点，计算并获得电磁响应特征曲线，根据在中点插入的各频点在前后两个电磁响应特征曲线的差值是否超出范围来判断自适应频点提取是否完成；将对提取的一频点的集成电路电磁响应特征的场路耦合计算作为一计算任务；利用多个并行粗颗粒独立执行多个频点对应的多个计算任务。本申请可避免提取大量频点，且仍无法保证集成电路频域仿真在整个频段内达到计算精度要求，还可提高对不同频点的集成电路电磁响应特征的计算效率。

摘要： 本发明涉及一种超大规模集成电路下基于通孔感知的并行层分配方法。该方法提出了一种基于区域划分的并行策略，能够通过感知各区域线网的数量，使各区域负载均衡，进而提高并行策略的效率；该方法提出了一种基于线网等效布线方案感知的通孔优化策略，利用线网3D等效布线方案数量的差异，决定各线网对布线资源使用的优先级，进而有效地减少层分配方案的通孔数量。

摘要： 本申请涉及超大规模集成电路的领域，其具体地公开了一种超大规模集成电路结构布局的优化方法、系统和电子设备，其对芯片布局图进行网格化，以确定所示芯片布局图上各个模块对应的网格位置，同时利用卷积神经网络模型来提取出所述相应模块之间的关联特征并进行空间编码，以得到符合电流密度的空间关系的特征表示，进一步计算连通域内的各位置对应的水平方向和垂直方向上的块电阻特征值，再基于空间路径效应对所述每个位置进行电压降模型的计算以得到电压降特征矩阵，进而得到更为准确的分类结果。这样，可以对所述芯片布局图时是否满足所述各模块的电压降条件进行准确地判断，从而使得制造出的集成电路性能更高。

摘要： 本发明公开了一种面向超大规模集成电路的故障注入电路，属于基本电子电路的技术领域。该电路包括故障注入模块和故障注入状态机模块。故障注入模块包括故障数据的生成，故障注入对象的选择和时分复用逻辑，故障数据的生成是对触发器添加查找表和数据选择器，根据故障类型生成不同的故障数据；故障注入对象的选择是为电路中所有的触发器依次分配唯一的ID编号，然后通过译码电路解析ID来选择特定的触发器注入故障；时分复用逻辑主要是将时间划分为故障注入和正常工作两个部分；故障注入状态机主要根据故障注入参数来控制故障注入过程从而模拟单粒子效应；在Zynq‑7000 SoC上实现该电路时可以通过PS和PL的交互优化故障注入机制，加快故障注入速度。

摘要： 本发明涉及超大规模集成电路测试通道压缩方法。包括步骤：(1)确定待测芯片可用输出引脚的数目。(2)根据寄存器的个数，组合不确定位修正电路的反馈电路。(3)根据(1)(2)生成压缩电路。(4)根据待测芯片的工作频率，选择合适的器件。(5)预留电路的连线及位置。其电路，由N个需压缩电路及带线性反馈的寄存器链控制电路和不确定位修正电路组成。应用基于线性反馈压缩原理对芯片的输出进行压缩，使得能够使用具有较少测试通道的测试设备对具有大量引脚得芯片进行测试，而且不仅实现了通道上的压缩，同时也能实现时间上的压缩，综合减少了对测试设备的要求。

摘要： 本发明为一种超大规模集成电路中组合电路的等价验证方法。它是一种基于替换的分划算法。其中，提出了逐层递进的划分方法和阈值控制回溯的方法，具体包括配对点生成，配对点入栈寻找支持点集、可满足性问题计算、回溯过程和替换过程。本发明使组合电路的等价验证过程大大加速。

摘要： 本发明涉及到超大规模集成电路通道的布线方法。针对通道布线问题提出了全新和高效的伊辛机量子退火解决方案。集成电路的通道布线问题，在本申请中可以等价于一个寻找最少颜色种类的图着色问题，图着色问题可以用伊辛机量子退火高效解决，基于此思路，提出了用伊辛机求解通道布线问题的方案。

摘要： 本申请涉及超大规模集成电路的领域，其具体地公开了一种超大规模集成电路结构布局的优化方法、系统和电子设备，其对芯片布局图进行网格化，以确定所示芯片布局图上各个模块对应的网格位置，同时利用卷积神经网络模型来提取出所述相应模块之间的关联特征并进行空间编码，以得到符合电流密度的空间关系的特征表示，进一步计算连通域内的各位置对应的水平方向和垂直方向上的块电阻特征值，再基于空间路径效应对所述每个位置进行电压降模型的计算以得到电压降特征矩阵，进而得到更为准确的分类结果。这样，可以对所述芯片布局图时是否满足所述各模块的电压降条件进行准确地判断，从而使得制造出的集成电路性能更高。