集成电路设计方法和集成电路闩锁效应测试方法

摘要

本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法，属于集成电路设计技术领域。其中，集成电路设计方法包括：从集成电路中选取指定的端口作为闩锁效应测试模式的控制端；建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使控制端控制剩余端口在闩锁效应测试模式中的状态。本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法，为集成电路设置了闩锁效应测试模式的控制端，利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态，增加了电路内部信号的可控制性，可以更好的满足Latch up测试的需求，有利于客观准确地评价电路的抗闩锁效应能力，保证器件的质量。

说明书

技术领域

本发明涉及集成电路设计技术领域，具体而言，涉及一种集成电路设计方法和集成电路闩锁效应测试方法。

背景技术

在CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)芯片的电源线与地线之间，存在着若干寄生P-N-P-N结构，这样的结构形成了纵向的PNP和横向的NPN双极型晶体管。如图1所示，N-Well既是横向NPN的集电极区，又是纵向PNP的基极区；同样P-Sub既是横向NPN的基极区，又是纵向PNP的集电极区。在集电极-基极和集电极接触之间，每个集电极区都会产生压降。可以用Rsub和Rwell来模拟。Latch up(闩锁效应)是指在电源(VDD)和地线(GND或VSS)之间由于寄生的PNP和NPN双极性晶体管相互影响而产生了一低阻抗通路，低阻抗通路的存在会使VDD和GND之间产生大电流。

随着集成电路制造工艺的发展，封装密集和集成度越来越高，产生Latch up的可能性会越来越大。Latch up最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。Latch up产生的过度电流量可能会使芯片产生永久性的破坏。

目前，针对Latch up的测试方法主要是参照标准EIA/JESD78D而制定的Latch up测试方法。由于集成电路的复杂性，在对电路进行Latch-up测试时，很可能存在非期望信号的干扰，如I/O端口上的上拉电流、下拉电流，I/O端口输出电流等漏电流的的干扰，导致Latch up测试不准确，无法准确判断电路中是否有Latch up情况发生。

发明内容

针对上述现有技术中存在的问题，本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法，在集成电路的设计阶段增加了针对Latch up测试的设计，使集成电路能够更好地满足Latch up测试的要求，从而提高Latch up测试的准确性和可靠性。

第一方面，本发明实施例提供了一种集成电路设计方法，包括：

从集成电路中选取指定的端口作为闩锁效应测试模式的控制端；

建立所述控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使所述控制端控制所述剩余端口在闩锁效应测试模式中的状态。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，从集成电路中选取指定的端口作为闩锁效应测试模式的控制端的步骤，包括：

从集成电路中选取指定的多个端口作为闩锁效应测试模式的控制端；当所述多个端口的组合逻辑满足设定的进入闩锁效应测试模式的条件时，所述集成电路进入闩锁效应测试模式。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，建立所述控制端与集成电路中除复位端口之外的剩余端口之间的关联关系的步骤，包括：

建立所述控制端与集成电路中的I/O端口之间的关联关系，以使所述控制端在闩锁效应测试模式中关断所述I/O端口的上拉电阻电路和下拉电阻电路，关闭所述I/O端口的输出使能端；

建立所述控制端与集成电路中与I/O端口相连接的模拟电路模块之间的关联关系，以使所述控制端在闩锁效应测试模式中关闭所述模拟电路模块，使与所述模拟电路模块相连接的I/O端口处于高阻状态；

建立所述控制端与集成电路中的锁相环之间的关联关系；以使所述控制端在闩锁效应测试模式中关闭所述锁相环。

结合第一方面的第二种可能的实施方式，本发明实施例提供了第一方面的第三种可能的实施方式，其中，建立所述控制端与集成电路中的I/O端口之间的关联关系的步骤，包括：

设定与控制端的输入相关联的控制变量，当所述控制端满足设定的进入闩锁效应测试模式的条件时，利用所述控制变量控制选择器关闭所述I/O端口的输出使能端。

第二方面，本发明实施例还提供了一种集成电路闩锁效应测试方法，包括：

当检测到控制端的输入满足设定的进入闩锁效应测试模式的条件时，根据所述控制端的输入控制集成电路中除复位端口之外的剩余端口进入闩锁效应测试模式；

在闩锁效应测试模式下，控制集成电路运行，以完成闩锁效应测试。

结合第二方面，本发明实施例提供了第二方面的第一种可能的实施方式，其中，控制集成电路中除复位端口之外的剩余端口进入闩锁效应测试模式的步骤，包括：

关断集成电路中的I/O端口的上拉电阻电路和下拉电阻电路；

关闭集成电路中的I/O端口的输出使能端；

关闭集成电路中与I/O端口相连接的模拟电路模块，使与所述模拟电路模块相连接的I/O端口处于高阻状态；

关闭集成电路中的锁相环。

结合第二方面的第一种可能的实施方式，本发明实施例提供了第二方面的第二种可能的实施方式，其中，关闭集成电路中的I/O端口的输出使能端的步骤，包括：

采用控制变量，控制选择器关闭所述I/O端口的输出使能端。

本发明实施例带来了以下有益效果：

本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法，为集成电路设置了闩锁效应测试模式的控制端，利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态，增加了电路内部信号的可控制性，可以更好的满足Latch up测试的需求，有利于客观准确地评价电路的抗闩锁效应能力，保证器件的质量。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为CMOS芯片的内部结构示意图；

图2为寄生晶体管形成SCR(可控硅)的电路原理图；

图3为本发明一实施例所提供的集成电路设计方法的流程图；

图4为集成电路中I/O端口作为输入或输出的原理图；

图5为控制变量通过选择器控制I/O端口的输出使能端的电路原理图；

图6为本发明一实施例所提供的集成电路闩锁效应测试方法的流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

随着集成电路的日益复杂，产生Latch up的可能性会越来越大。Latch up产生的原理如图2所示，图中，Q1为一垂直式PNP晶体管，基极是nwell，基极到集电极的增益可达数百倍。Q2是一侧面式的NPN晶体管，基极为P substrate，基极到集电极的增益可达数十倍；Rwell是nwell的寄生电阻，Rsub是P substrate的寄生电阻。Q1、Q2、Rwell和Rsub四个元件构成了可控硅(SCR)电路，当无外界干扰，未引起触发时，两个晶体管处于截止状态，集电极电流由C-B的反向漏电流构成，电流增益非常小，此时，Latch up不会产生。当有触发电流到达晶体管Q2的基极时，电流流过电阻Rsub会引起电阻Rsub上的压降上升。如果达到晶体管Q2的发射结正向导通的压降，就会使晶体管Q2导通。晶体管Q2的集电极电流增大，会引起电阻Rwell上的压降上升，晶体管Q1的基极电位相对下降，从而导致晶体管Q1导通，晶体管Q1的集电极电流也增大，结果导致电阻Rsub上的压降进一步增大，VDD至GND间形成低阻抗通路，这种状态持续下去，引发的过电流往往会引起器件的烧毁，Latch up由此而产生。

产生Latch up的主要原因有以下几方面：芯片开始工作时，VDD变化导致nwell和Psubstrate间寄生电容中产生足够的电流，当VDD变化率大到一定程度，将会引起Latch up；当I/O引脚的信号变化超出VDD-GND的范围时，有大电流在芯片中产生，也会导致可控硅电路的触发；静电放电过程中，静电加压时，可能会从保护电流中引入少量带电载流子到nwell或P substrate中，也会引起可控硅电路的触发；当很多驱动器同时动作，负载过大导致VDD和GND突然变化，也有可能打开可控硅电路中的一个晶体管，而引起Latch up。

由于Latch up的触发机制错综复杂，诱发原因多种多样，很难经过简单的安全计算或简单的工艺措施将其避免。因此，Latch up效应是一个一直并将继续影响CMOS器件可靠性的潜在严重问题。

所以，需要对集成电路进行Latch up测试，由于集成电路的复杂性，在对电路进行Latch-up测试时，很可能存在非期望信号的干扰，如I/O端口上的上拉电流、下拉电流，I/O端口输出电流等漏电流的的干扰，导致Latch up测试不准确，无法准确判断电路中是否有Latch up情况发生。针对现有的集成电路的Latch up测试结果不准确的问题，本发明实施例提供了一种集成电路设计方法和集成电路闩锁效应测试方法，以下首先对本发明的集成电路设计方法进行详细介绍。

实施例一

本实施例提供了一种集成电路设计方法，该方法在集成电路设计阶段，加入了针对Latch up测试的可测试性设计。该方法主要是根据Latch up效应产生的原理和Latch up测试方法而设计的。由于Latch up效应主要集中在I/O引脚上，因此，在做Latch up的可测试性设计时，需要使集成电路满足以下几个条件：

条件1：除了闩锁效应测试模式的控制引脚和复位引脚之外，所有的引脚和与输入输出相关的模块都应该支持Latch up测试模式。

条件2：I/O引脚的pull up(上拉电阻电路)、pull down(下拉电阻电路)均由闩锁效应测试模式的控制引脚来直接控制，不依赖于其他条件。在进入闩锁效应测试模式时，关断所有的I/O引脚的上拉电阻电路和下拉电阻电路。

一般情况下，非latch up状态下产生的漏电流要比上拉电阻电路和下拉电阻电路产生的静态电流小得多。如果不把I/O引脚内部的上拉电阻电路和下拉电阻电路关掉，latch up测试可能不能通过，并且测试得到的电流值也不能真实反映是否有latch up情况发生。

条件3：所有I/O引脚的输出路径上的使能端(output enable)在Latch up测试模式下要关断，I/O引脚的input路径可以不控制。

如图4所示，当IO作为输出时，TN＝1时，A是设定的逻辑值，当A＝1时，GND到IO的MOS管打开；当A＝0时，VCC到IO的MOS管打开。所以无论A为0还是1，只要TN＝1，就有电流流到IO。

当IO作为输入时，TNI＝1时，IO是设定的逻辑值，当IO＝1时，VCC到ZI的MOS管打开；当IO＝0时，GND到IO的MOS管打开。所以无论IO为0还是1，只要TNI＝1，就有电流流到ZI。

进行latch up测试时，需要测量I/O引脚的漏电流，所以当IO作为输入时，即使TNI＝1，电流是流到芯片内部，不会影响对I/O引脚的漏电流的测量。当IO作为输出时，当TN＝1时，就会有电流流到IO上，影响对I/O引脚的漏电流的测量。因此，在latch up测试模式下，需要将I/O引脚的输出路径上的驱动关掉。

条件4：对于集成电路中与I/O端口连接的串并转换模块和并串转换模块，在latchup测试模式下，需要关闭串并转换模块和并串转换模块，与关闭串并转换模块和并串转换模块相关的I/O端口处于高阻状态。

条件5：在latch up测试模式下，所有PLL(Phase Locked Loop，锁相环)模块都需关闭。

如图3所示，为了使设计出的集成电路满足上述5个条件，本实施例提供的集成电路设计方法，在集成电路设计阶段，增加了如下步骤，或者说，包括如下步骤：

步骤S301，从集成电路中选取指定的端口作为闩锁效应测试模式的控制端。

一般情况下，在设计集成电路时，都会预留出几个测试引脚，或称为测试端口，用于不同的测试实验。可以从集成电路预留的测试端口中选取一个端口作为闩锁效应测试模式的控制端，也可以从集成电路预留的测试端口中选取多个端口作为闩锁效应测试模式的控制端。如果集成电路中没有预留出合适的测试引脚，则可以为集成电路新增测试引脚，然后从新增的引脚中选择闩锁效应测试模式的控制端。

当选取一个端口作为闩锁效应测试模式的控制端时，可以设定该端口为高电平时进入闩锁效应测试模式，或者该端口为低电平时进入闩锁效应测试模式。当选取指定的多个端口作为闩锁效应测试模式的控制端时，可以设定多个端口的组合逻辑满足设定的条件时，集成电路进入闩锁效应测试模式。例如，如果选择了P1、P2、P3三个端口作为闩锁效应测试模式的控制端，可以设定当三个端口均为高电平时，集成电路进入闩锁效应测试模式。当然，也可以设定其它的组合逻辑条件，作为集成电路进入闩锁效应测试模式的触发条件。

步骤S302，建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使控制端控制剩余端口在闩锁效应测试模式中的状态。

除了闩锁效应测试模式的控制引脚和复位引脚之外，所有的引脚和与输入输出相关的模块都应该支持Latch up测试模式(以下将引脚和与输入输出相关的模块统称为端口)。因此，需要建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，该步骤具体包括：

建立控制端与集成电路中的I/O端口之间的关联关系，以使控制端在闩锁效应测试模式中关断I/O端口的上拉电阻电路和下拉电阻电路，关闭I/O端口的输出使能端；

建立控制端与集成电路中与I/O端口相连接的模拟电路模块之间的关联关系，以使控制端在闩锁效应测试模式中关闭上述模拟电路模块，使与模拟电路模块相连接的I/O端口处于高阻状态；其中，模拟电路模块包括串并转换模块和并串转换模块等传输方式转换模块；

建立控制端与集成电路中的锁相环之间的关联关系；以使控制端在闩锁效应测试模式中关闭锁相环。

具体来说，建立控制端与集成电路中的I/O端口之间的关联关系，包括建立控制端与I/O端口的上拉电阻电路和下拉电阻电路之间的关联关系，以及建立控制端与I/O端口的输出使能端之间的关联关系。

建立控制端与I/O端口的上拉电阻电路和下拉电阻电路之间的关联关系时，可以将控制端与集成电路中的I/O端口的上拉电阻电路和下拉电阻电路直接关联。例如，当P1、P2、P3三个端口均为高电平时，I/O端口的上拉电阻电路和下拉电阻电路关断。也可以采用设置控制变量的方式，建立控制端与集成电路中的I/O端口的上拉电阻电路和下拉电阻电路之间的关联。

同样，建立控制端与I/O端口的输出使能端之间的关联关系时，可以将控制端与集成电路中的I/O端口的输出使能端直接关联。例如，当P1、P2、P3三个端口均为高电平时，I/O端口的输出使能端关断。也可以采用设置控制变量的方式，建立控制端与集成电路中的I/O端口的输出使能端之间的关联。例如，如图5所示，设定与控制端的输入相关联的控制变量LU mode2，LU mode2控制选择器的输出。正常使用状态时，LU mode2＝0，TN(输出使能端)通过选择器连接Normal_TN端，TN端的状态由Normal_TN来决定。当控制端满足设定的进入闩锁效应测试模式的条件时，令LU mode2＝1，当LU mode2＝1时，TN通过选择器连接1’b0端，TN＝0，即集成电路的输出使能端关闭。

建立控制端与集成电路中的模拟电路模块之间的关联关系时，同样可以将控制端与集成电路中的模拟电路模块直接关联。例如，当P1、P2、P3三个端口均为高电平时，模拟电路模块关闭。也可以采用设置控制变量的方式，建立控制端与模拟电路模块之间的关联。

建立控制端与集成电路中的锁相环之间的关联关系时，同样可以将控制端与集成电路中的锁相环直接关联。例如，当P1、P2、P3三个端口均为高电平时，锁相环关闭。也可以采用设置控制变量的方式，建立控制端与锁相环之间的关联。

采用本实施例提供的集成电路设计方法设计的集成电路，在进行闩锁效应测试时，其控制端控制集成电路的端口在闩锁效应测试模式下工作，增加了电路内部信号的可控制性，减少了内部干扰电流，可以更好的满足Latch up测试的需求，有利于客观准确地评价电路的抗闩锁效应能力，保证器件的质量。

实施例二

与上述实施例一相对应地，本实施例提供了一种集成电路闩锁效应测试方法，如图6所示，该方法包括：

步骤S601，当检测到控制端的输入满足设定的进入闩锁效应测试模式的条件时，根据控制端的输入控制集成电路中除复位端口之外的剩余端口进入闩锁效应测试模式；

步骤S602，在闩锁效应测试模式下，控制集成电路运行，以完成闩锁效应测试。

其中，控制集成电路中除复位端口之外的剩余端口进入闩锁效应测试模式的步骤，包括：

关断集成电路中的I/O端口的上拉电阻电路和下拉电阻电路；

关闭集成电路中的I/O端口的输出使能端；可以采用控制变量，控制选择器关闭I/O端口的输出使能端；

关闭集成电路中的与I/O端口相连接的模拟电路模块，使与模拟电路模块相连接的I/O端口处于高阻状态；

关闭集成电路中的锁相环。

关闭上述干扰信号源后，在闩锁效应测试模式下，进行闩锁效应测试。

在实验室环境下，可以根据参考标准EIA/JESD78D进行闩锁效应测试。根据Latchup原理，电路进入Latch up状态后，电源线上的电流会急剧变大，最后导致电路烧毁。所以Latch up测试主要原理就是：在电路的各个管脚上施加干扰电流脉冲或电压脉冲，以模拟电路在实际使用过程中可能受到的各种有可能引起电路Latch-up的情况，并以电源线上电流的变化来判断电路是否进入Latch up状态。具体步骤如下：

一、按照集成电路设计方法中设定的控制端的组合逻辑条件，向控制端提供相应的电平。例如，如果集成电路设计方法中设定三个控制端口均为高电平为进入闩锁效应测试模式的条件，则向三个控制端口提供高电平，使集成电路进入闩锁效应测试模式。

二、在以下四种条件下依次测试集成电路的所有I/O引脚。

测试条件一：把所有I/O引脚都置成工作电压，有时偏高10％，测量待测I/O引脚的电流值I1。在待测I/O引脚上加一小段时间的过电压，1.5倍的工作电压，然后回到工作电压，测量此时的电流值I2。如果满足(I2>I1*1.4)or(I2>I1+100ma),则判定电路发生了Latch up效应，Latch up测试失败。

测试条件二：把其他I/O引脚都置成工作电压，有时偏高10％，把待测I/O引脚偏置0v，测量该待测I/O引脚的电流值I1。在待测I/O引脚上加一小段时间的过电压，1.5倍的工作电压，再回到0v，测量此时的电流值I2。如果满足(I2>I1*1.4)or(I2>I1+100ma),则判定电路发生了Latch up效应，Latch up测试失败。

测试条件三：把其他I/O引脚都置成0v，把待测I/O引脚设定为工作电压，测量该待测I/O引脚的电流值I1。在I/O引脚上加一小段时间的过电压，1.5倍的工作电压，然后回到工作电压，测量此时的电流值I2。如果满足(I2>I1*1.4)or(I2>I1+100ma),则判定电路发生了Latch up效应，Latch up测试失败。

测试条件四：把所有I/O引脚都置成0v，测量待测I/O引脚的电流值I1。在待测I/O引脚上加一小段时间的过电压，1.5倍的工作电压，然后回到0v，测量此时的电流值I2。如果满足(I2>I1*1.4)or(I2>I1+100ma),则判定电路发生了Latch up效应，Latch up测试失败。

三、在以下两种条件下测试每组电源引脚。

测试条件五：把所有I/O引脚都置成工作电压,有时偏高10％,测量测试电源引脚的电流值I1。加很短一段时间的1.5倍的工作电压，然后再切回到工作电压，测量此时的电流值I2。如果满足(I2>I1*1.4)&(I2>I1+100ma),则判定电路发生了Latch up效应，Latchup测试失败。

测试条件六：把所有I/O引脚都置成0v,测量测试电源引脚的电流值I1。加很短一段时间的1.5倍的工作电压，然后再切回到工作电压，测量此时的电流值I2。如果满足(I2>I1*1.4)&(I2>I1+100ma),则判定电路发生了Latch up效应，Latch up测试失败。

为了节约测试时间，Latch up测试也可以在ATE(Automatic Test Equipment，自动测试环境)下进行。在ATE环境下进行测试时，一般不会测试所有I/O引脚的latch up闩锁效应，而是借用Latch up测试模式来测量Static IDD(静态漏电流)。所谓SIDD(StaticIDD，静态漏电流)，就是进入Latch up测试模式，然后测量电源引脚上的漏电流，反映的是这个电源控制区域内的所有I/O引脚和内部电路的漏电流。

在该测试中，Static(静态)是相对而言的，Static就是要寻求一个芯片相对静止的状态。Latch up测试模式恰好满足这个状态，所有I/O引脚都没有输出电流，很多电路模块也都处于只有电源的复位状态，其被借用来测试SIDD也是可以理解的。其测试步骤如下：

一、按照集成电路设计方法中设定的控制端的组合逻辑条件，向控制端提供相应的电平。例如，如果集成电路设计方法中设定三个控制端口均为高电平为进入闩锁效应测试模式的条件，则向三个控制端口提供高电平，使集成电路进入闩锁效应测试模式。

二、在正常电压下，测试每个电源引脚的电流作为SIDD电流。

在ATE Latch up测试时，没有特殊要求，只会测电源控制区域的SIDD，不会测I/O引脚的SIDD，量产时也只测电源控制区域的SIDD。

SIDD测试的通过/失败的标准是一个变化的数。ATE的标准是每个项目的芯片生产出来，都是用一些已确定的好芯片来确定通过/失败标准，一般这个范围都定的比较宽松，并且会与其他项目的经验值对比。

本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。

需要说明的是，在本发明所提供的实施例中，应该理解到，所揭露系统和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。