半导体衬底、制备技术及在先进三维电子封装中的应用

摘要

本发明提供了一种半导体衬底，包括器件层、位于器件层下方的绝缘层，还包括位于绝缘层下方的支撑衬底和位于支撑衬底中的连续绝缘埋层。本发明还提供了半导体衬底的制备方法以及利用此半导体衬底的先进三维电子封装方法。本发明的优点在于：可以降低被减薄的衬底的厚度，而且可以提高表面的平整度以及剩余硅层的均匀性。

说明书

技术领域

本发明属于微电子与固体电子学、硅基集成光电子器件材料的制造领域。

背景技术

未来电子系统将需要满足如下几个方面日益提出的要求：体积小、重量轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。而三维封装正是满足这几个方面要求的一个极具吸引力的途径，其具有减小体积和增加硅衬底利用率(总硅利用面积与衬底的比值)的优点。

先进的封装技术要求芯片的厚度不断减薄，已制作图形晶圆的背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、腐蚀作为硅晶圆背面减薄工艺获得广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。目前，200mm已制作电路图形晶片的减薄水平是0.12-0.15mm，300mm晶片要达到这一水平还需要采用化学机械抛光、等离子腐蚀、先划片(半切割，切入晶圆后还剩下200μm)后研磨等技术，今后的发展趋势是达到0.05mm以下的厚度。硅晶片上电路层的有效厚度一般为5-10μm，为保证其功能，并有一定的支撑厚度，晶片的减薄极限为20-30μm。占总厚度90％左右的晶片是为保证在芯片制造、测试、运送过程中有足够的强度，300mm晶片的平均厚度为775μm，200mm晶片为725μm，因此，在电路层制作完成后，需要对其进行背面减薄，晶片越薄，其柔韧性越好，受外力冲击引起的应力也越小。

但是目前通过现有的减薄技术很难在将键合片背面减薄到50μm的同时也能够满足光刻对平整度和均匀性的要求，并且良率较低，而且通过化学机械抛光(CMP)或者干法刻蚀减薄硅片成本较高。

在两个叠层芯片之间加入隔离层薄膜后的柱状互连也可满足布线要求，各层均敷铜箔并刻蚀出布线图形，制作互连通孔并金属化，然后叠层封装。

封装发展趋势表明，封装设计自动化是个新兴的技术领域，高性能的芯片设计越来越多地采用芯片倒装技术，是SIP与集成的关键技术，通过芯片和衬底之间的电气连接，可直接把裸芯片衬底封装在一起，封装与芯片设计的整合是不可避免的。

发明内容

现有技术很难在对芯片减薄的同时满足光刻对平整度和均匀性的要求，并且良率较低，而且通过化学机械抛光或者干法刻蚀减薄硅片成本较高。本发明提出了一个具有高可制作性和低成本的半导体衬底和制备方法，以及该半导体衬底在先进三维电子封装的应用。利用该半导体衬底，可以在减薄硅片的同时仍能保持残余硅层的平整度和均匀性，能够满足光刻对平整度和均匀性的要求，并且采用该衬底可以实现先进三维电子封装。

本发明提供了一种半导体衬底，包括器件层、位于器件层下方的绝缘层，还包括位于绝缘层下方的支撑衬底和位于支撑衬底中的连续绝缘埋层。

本发明包括如下步骤：

可选的，所述连续绝缘埋层的材料包括二氧化硅、氮化硅。

可选的，所述器件层的材料包括单晶硅、单晶锗。

可选的，所述支撑衬底的材料为单晶硅或者绝缘体上的硅。

可选的，所述绝缘层的材料为氧化硅或者氮化硅或者氮化铝或者氧化铝。

一种制备上述半导体衬底的方法，包括如下步骤：提供支撑衬底和器件衬底；在支撑衬底中通过离子注入，将改性离子注入到支撑衬底中，随后退火，在支撑衬底中形成连续绝缘埋层；在器件衬底中通过离子注入，将改性离子注入到支撑衬底中，随后退火，在器件衬底中形成连续绝缘埋层；在支撑衬底器件衬底的一个或者两个的表面制作绝缘层；将器件衬底和支撑衬底键合，并退火；减薄器件衬底，在连续绝缘埋层停止，再次去除器件衬底的连续绝缘埋层，最后形成保留在支撑衬底和绝缘层上的器件层；对器件层的表面做抛光处理。

制备含有连续绝缘埋层的支撑衬底和器件衬底的方法包括离子注入、智能剥离、外延层转移、注氧键合、Nanocleave等。

可选的，所述改性离子为氧离子、氮离子或其组合或者碳离子。

可选的，所述退火的温度为300℃到1400℃，时间为0.5小时至15小时，在含氧气氛中进行。

可选的，所述支撑衬底和器件衬底的材料为单晶硅。

可选的，所述器件衬底的减薄方法为机械研磨、化学腐蚀或其组合，所述的去除器件衬底的连续绝缘埋层的方法为化学腐蚀。

可选的，所述抛光处理的方法为化学机械抛光。

一种制备上述半导体衬底的方法，包括如下步骤：提供含有连续绝缘埋层的支撑衬底和器件衬底；在支撑衬底或器件衬底表面制作绝缘层；将器件衬底和支撑衬底键合，并退火加固；减薄器件衬底，在连续绝缘埋层停止，再次去除该连续绝缘埋层，形成保留在支撑衬底和绝缘层上的器件层；对去除连续绝缘埋层后的表面做抛光处理。

可选的，所述支撑衬底和器件衬底的材料为绝缘体上的硅衬底。

可选的，所述退火的温度为300℃到1400℃，时间为0.5小时至15小时，在含氧气氛中进行。

可选的，所述器件衬底的减薄方法为机械研磨、化学腐蚀或其组合，所述的去除器件衬底的连续绝缘埋层的方法为化学腐蚀。

可选的，所述抛光处理的方法为化学机械抛光。

一种采用上述半导体衬底进行先进三维电子封装的方法，包括下列步骤：提供一个表面已经制作器件的初始半导体衬底；选取N个具有权利要求1中所述结构的器件层中已经制作器件的叠层半导体衬底；将初始半导体衬底与一个叠层半导体衬底进行键合；首先减薄该叠层半导体衬底的支撑衬底，在支撑衬底中的连续绝缘埋层停止，再次去除该连续绝缘埋层；对去除连续绝缘埋层后的表面进行抛光处理；制作叠层半导体衬底中的器件的引线；抛光形成引线后的表面，形成具有两个器件层的半导体衬底；将一个叠层半导体衬底同上述具有两个器件层的半导体衬底键合，形成具有三个器件层的半导体衬底；重复上述步骤，依次将N个半导体衬底键合并剥离，形成具有N+1个器件层的半导体衬底；所述N为大于1的整数。

可选的，所述初始半导体衬底为单晶硅衬底或者绝缘体上的硅衬底。

可选的，所述叠层半导体衬底减薄方法为机械研磨、化学腐蚀或其组合。

可选的，所述抛光处理的方法为化学机械抛光。

与现有技术相比，本发明的优点在于采用连续接缘埋层作为腐蚀阻挡层剥离支撑衬底，可以降低被减薄的衬底的厚度，而且可以提高表面的平整度和均匀性。

附图说明

图1所示为所述半导体衬底结构示意图；

图2所示为半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图；

图3至图8为半导体衬底的制备方法的第一个具体实施方式的工艺示意图；

图9所示为半导体衬底的制备方法的第二个具体实施方式的实施步骤示意图；

图10至图14为半导体衬底的制备方法的第二个具体实施方式的工艺示意图；

图15为先进三维电子封装方法具体实施方式的实施步骤示意图；

图16至20为先进三维电子封装方法具体实施方式的工艺示意图。

具体实施方式

下面结合附图对本发明所述之半导体衬底、半导体衬底的制备方法及实现先进三维电子封装的具体实施方式做详细的说明。

首先介绍本发明所述之半导体衬底结构。如图1所示为半导体衬底结构示意图，包括器件层101、位于器件层下方的绝缘层102、位于绝缘层102下方的支撑衬底103和位于支撑衬底103中的连续绝缘埋层104。连续绝缘埋层104位于支撑衬底103内部，将支撑衬底103分割成上层支撑衬底103a和下层支撑衬底103b两部分。

所述连续绝缘埋层104的材料为二氧化硅或者氮化硅或者碳化硅，器件层101的材料为单晶硅，支撑衬底103的材料为单晶硅，绝缘层102的材料为氧化硅或者氮化硅或者氧化铝或者氮化铝。连续绝缘埋层104在器件衬底或者支撑衬底在剥离过程中起到腐蚀阻挡层的作用，防止上层支撑衬底103a遭到腐蚀。

下面给出本发明所述半导体衬底的制备方法的第一个具体实施方式。如图2所示为半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图。步骤S201，提供支撑衬底和器件衬底；步骤S202，在支撑衬底中通过离子注入，将改性离子注入到支撑衬底中，随后退火，在支撑衬底中形成连续绝缘埋层；步骤S203，在器件衬底中通过离子注入，将改性离子注入到支撑衬底中，随后退火，在器件衬底中形成连续绝缘埋层；步骤S204，在支撑衬底器件衬底的一个或者两个的表面制作绝缘层；步骤S205，将器件衬底和支撑衬底键合，并退火；步骤S206，减薄器件衬底，在连续绝缘埋层停止，再次去除器件衬底的连续绝缘埋层，最后形成保留在支撑衬底和绝缘层上的器件层；步骤S207，对器件层的表面做抛光处理。

图3至图8为本具体实施方式的工艺示意图。

参考步骤S201，如图3所示，提供支撑衬底201和器件衬底202，所述支撑衬底201和器件衬底202为半导体工艺中最常见的单晶硅衬底。

参考步骤S202，S203，如图4所示，在支撑衬底201和器件衬底202中进行离子注入，将改性离子分别注入到支撑衬底201和器件衬底202中，退火，在支撑衬底201和器件衬底202中分别形成三层结构，支撑衬底201包括上支撑层203，连续绝缘埋层204，下支撑层205，器件衬底202包括器件层206，连续绝缘埋层207，支撑层208。

所述改性离子可以是氧，选择离子的基本原则是所注入的改性离子能够在硅中与硅元素结合形成化合物，退火后，能够在硅层中形成硅化物连续绝缘埋层，使之在后续的工艺中作为腐蚀阻挡层，可以实现器件层的剥离。注入的改性离子为氧离子时，注入剂量为5×10¹⁵/cm²到1×10¹⁹/cm²，注入能量为20KeV到2000KeV。所述退火在含氧气氛中进行，温度为300℃到1400℃，时间为0.5小时至15小时。

参考步骤S204，在支撑衬底201和器件衬底202中的一个或者两个衬底的表面制作绝缘层。

由于在接下来的步骤中，支撑衬底201和器件衬底202的表面将通过键合粘附成一体，因此可以在支撑衬底201或器件衬底202其中之一的表面制作绝缘层，也可以在支撑衬底201和器件衬底202的表面都制作绝缘层，并不影响后续工艺。

如图5所示，为只在支撑衬底201表面制作绝缘层209的示意图。绝缘层209制作工艺可以采用集成电路中成熟的氧化制备工艺，如干氧氧化工艺或“干氧+湿氧+干氧”工艺。氧化工艺在氧气的气氛下进行，氧化温度600-1400℃，氧化时间0.5小时至10小时，得到的绝缘层的材料为氧化硅，厚度10nm至500纳米。绝缘层209也可以采用等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、磁控溅射或者电子束蒸发等其他方法制作，绝缘层209的材料可以是氮化硅、氮氧化硅、碳化硅、氮化铝或者氧化铝等。

参考步骤S205，如图6所示，将支撑衬底201和器件衬底202键合，并退火。所述的键合可以采用目前半导体工艺中最为常见的高温键合或者静电键合，也可以在键合之前辅助等离子体活化工艺。

参考步骤S206，如图7所示，机械研磨减薄器件衬底202至器件衬底202的连续绝缘埋层207上的单晶硅层210厚度为5μm，再化学腐蚀去除该单晶硅层210在连续绝缘埋层207停止，再化学腐蚀去除连续绝缘埋层207。

所述化学腐蚀腐蚀液的选择为在腐蚀器件单晶硅层210的同时，又不会对连续绝缘埋层207产生腐蚀，即腐蚀在连续绝缘埋层207自停止。

参考步骤S207，对器件层206的表面做抛光处理。如图8所示为抛光后形成的半导体衬底。

所述抛光处理的方法为化学机械抛光(CMP)。

下面将结合附图介绍本发明所述半导体衬底的制备方法的第二个具体实施方式。如图9所示为半导体衬底的制备方法的第二个具体实施方式的实施步骤示意图。步骤S301，提供支撑衬底和器件衬底；步骤S302，在支撑衬底器件衬底的一个或者两个的表面制作绝缘层；步骤S303，将器件衬底和支撑衬底键合，并退火；步骤S304，减薄器件衬底，在连续绝缘埋层停止，再次去除器件衬底的连续绝缘埋层，最后形成保留在支撑衬底和绝缘层上的器件层；步骤S305，对器件层的表面做抛光处理。

图10至图14为本实施例具体实施方式的工艺示意图。

参考步骤S301，提供含有连续绝缘埋层的支撑衬底301和器件衬底302。结构如图10所示，支撑衬底301包括上支撑层303，连续绝缘埋层304，下支撑层305，器件衬底302包括器件层306，连续绝缘埋层307，支撑层308。所述支撑衬底301和器件衬底302，为绝缘体上的硅衬底，支撑衬底301和器件衬底302的制备方法可以是智能剥离、外延层转移、注氧键合。所述连续绝缘埋层的材料可以是二氧化硅、氮化硅、氧化铝、氮化铝。

参考步骤S302，在支撑衬底301和器件衬底302中的一个或者两个衬底的表面制作绝缘层。如图11所示，为只在支撑衬底301表面制作绝缘层309的示意图。

参考步骤S303，如图12所示，将支撑衬底301和器件衬底302键合，并退火。

参考步骤S304，如图13所示，机械研磨减薄器件衬底302至器件衬底302的连续绝缘埋层307上的单晶硅层310厚度为5μm，再化学腐蚀去除该单晶硅层310在连续绝缘埋层307停止，再化学腐蚀去除连续绝缘埋层307。

参考步骤S305，对器件层306的表面做抛光处理。如图14所示为抛光后形成的半导体衬底。

下面将结合附图介绍本发明所述先进三维电子封装方法的具体实施方式。如图15所示，为本发明所述先进三维电子封装方法具体实施方式的实施步骤示意图。步骤S501，提供一个表面已经制作器件的初始半导体衬底；步骤S502，提供N个具有剥离层且已经制作器件的叠层半导体衬底；步骤S503，将初始半导体衬底与一个叠层半导体衬底进行键合；步骤S504，首先减薄该叠层半导体衬底的支撑衬底，在支撑衬底中的连续绝缘埋层停止，再次去除该连续绝缘埋层；步骤S505，对去除连续绝缘埋层的表面进行抛光处理；步骤S506，制作叠层半导体衬底中的器件的引线；步骤S507，抛光形成引线后的表面，形成具有两个器件层的三维封装结构。

重复上述步骤，依次将N个半导体衬底键合并剥离，形成具有N+1个器件层的三维封装结构。所述N为大于1的整数。

图16至图20为本发明具体实施方式的工艺示意图。

参考步骤S501，如图16所示，提供一个表面已经制作器件的初始半导体衬底501。

所述初始半导体衬底501的材料单晶硅，也可以是绝缘体上的硅或者应力硅等其他衬底。所述器件是由若干个金属-氧化物-半导体场效应晶体管(MOSFETs)以及电容、电阻等其他器件通过合金层互联形成的集成电路，也可以是其他集成电路领域内常见的半导体器件，例如双极器件或者功率器件等。

参考步骤S502，提供N个具有连续绝缘埋层且已经制作器件的叠层半导体衬底。所述具有连续绝缘埋层和器件层的叠层半导体衬底是指前文半导体衬底的具体实施方式中所介绍的半导体衬底。

参考步骤S503，如图17所示，将初始半导体衬底501与一个叠层半导体衬底进行键合。叠层半导体衬底包括连续绝缘埋层502和绝缘层503。

参考步骤S504，如图18所示，减薄该叠层半导体衬底的支撑衬底，在支撑衬底中的连续绝缘埋层停止，如图18所示，去除连续绝缘埋层。

所述减薄支撑衬底的方法为机械研磨减薄、化学腐蚀或其组合，去除连续绝缘埋层的方法为化学腐蚀。

参考步骤S505，如图19所示，对去除连续绝缘埋层后的表面进行抛光处理。所述抛光采用化学机械抛光。

步骤S506，制作叠层半导体衬底中的器件的引线。

通过光刻和深刻蚀工艺刻蚀器件层，在半导体器件的合金连线的引脚处实现自停止，随后淀积介质膜并利用电镀方式电镀一层铜作为引线。上述光刻、深刻蚀、沉积介质膜以及电镀工艺均为本领域内技术人员所公知的技术，此处不加详细叙述。

步骤S507，抛光形成引线后的表面，形成具有两个器件层的三维封装结构。所述抛光采用化学机械抛光。

如图20所示，为采用本方法制作的具有两个器件层的三维封装结构示意图

如需继续叠加器件层，只需重复上述步骤，依次将N个半导体衬底键合到三维封装结构的表面并剥离，形成具有N+1个器件层的三维封装结构。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为在本发明的保护范围内。