一种低功耗超高速高精度模数转换器

摘要

本发明公开了一种低功耗超高速高精度模数转换器，包括输入电路、低速ADC、1/16分频器及输出电路，所述输入电路与所述低速ADC相连接，所述低速ADC与所述输出电路相连接，所述1/16分频器分别与所述输入电路和所述低速ADC相连接；所述输入电路，采用1.6GHz的频率对输入信号进行采样；所述低速ADC以100MHz的频率从所述输入电路中进行信号的获取;为一种在IC芯片内构建的10位分辨率吉赫兹采样频率的低功耗ADC电路架构。

说明书

技术领域

本发明涉及模数转换技术领域，具体的说，是一种低功耗超高速高精度模数转换器。

背景技术

随着输入模拟信号带宽需求的不断增大，以及射频信号直接采样需求的增加，超高速模数转换器（ADC）芯片有着巨大的市场需求。

现有的超高速ADC架构主要有闪烁式（Flash）、折叠插值、流水线（Pipeline）和时间交织等架构。

闪烁式（Flash）ADC也称为并行式ADC，是业界最简单的可以实现最高转换速率的一种ADC架构，但随着分辨率的提升，其中需要的比较器个数呈指数增长，导致芯片面积和功耗的显著上升。另外，数量众多的比较器间的失调失配将严重制约ADC的性能。

折叠插值ADC是闪烁式ADC的演变，其目的是为了减少比较器的数量。为了实现高速高精度性能，该架构要求折叠因子高，导致折叠器输出信号的频率高，由此对比较器的精度和速度提出很高的要求，设计难度大，功耗也随之上升。

流水线式ADC通过将多级高速低精度的子ADC级联，每级子ADC按流水线的方式依次对前级的残差信号进行量化转换，以实现高速高精度性能。随着ADC采样频率的提高，其中的运算放大器建立时间需相应缩短，即带宽指标增高，使得功耗上升。尤其是工作于吉赫兹采样率的ADC，流水线架构中的运算放大器将消耗巨大的功率。

时间交织式ADC是近年来较为热门的一种实现超高速ADC的架构，它利用多个低速ADC分时交替采样工作，实现对信号的高速量化转换。其中的低速ADC可以有多种架构选择，不同的搭配将产生不同的效果。然而，无论何种搭配，时间交织式ADC本身对低速ADC间的失配较为敏感，具体体现为低速ADC间的采样时刻失配、失调失配和增益失配等。这些失配严重制约着时间交织式ADC的性能。

综上所述，针对市场上对低功耗超高速高精度ADC的需求，目前没有一个标准架构设计，根据不同的指标需求，ADC架构都需要针对性的设计。

发明内容

本发明的目的在于提供一种低功耗超高速高精度模数转换器，为一种在IC芯片内构建的10位分辨率吉赫兹采样频率的低功耗ADC电路架构。

本发明通过下述技术方案实现：一种低功耗超高速高精度模数转换器，包括输入电路、低速ADC、1/16分频器及输出电路，所述输入电路与低速ADC相连接，低速ADC与所述输出电路相连接，1/16分频器分别与输入电路和低速ADC相连接；所述输入电路，以1.6GHz的频率对输入信号进行采样；所述低速ADC以100MHz的频率从输入电路中进行信号的获取。

进一步的为更好地实现本发明，特别采用下述设置方式：所述低速ADC包括16个分时交替采样工作的SAR_ADC，SAR_ADC皆与输入电路并联，1/16分频器控制连接SAR_ADC，SAR_ADC与输出电路相连接。

进一步的为更好地实现本发明，特别采用下述设置方式：在任一个SAR_ADC的参考电压接入点处皆设置有局部电容。

进一步的为更好地实现本发明，特别采用下述设置方式：16个SAR_ADC采用同一个参考电压。

进一步的为更好地实现本发明，特别采用下述设置方式：所述输入电路包括相互连接的终端电阻和输入信号处理电路，且输入信号处理电路与低速ADC相连接。

进一步的为更好地实现本发明，特别采用下述设置方式：所述终端电阻为连接在输入信号处理电路输入端的两个相互串联且阻值相同的电阻。

进一步的为更好地实现本发明，特别采用下述设置方式：所述输出电路包括相互连接的数字电路和低压差分信号输出电路，且低速ADC的输出端与数字电路相连接。

进一步的为更好地实现本发明，特别采用下述设置方式：所述数字电路以1.6GHz的频率将信号输出到低压差分信号输出电路中。

进一步的为更好地实现本发明，特别采用下述设置方式：所述输出电路采用并行方式差分输出10位量化数字码。

本发明与现有技术相比，具有以下优点及有益效果：

（1）本发明为一种在IC芯片内构建的10位分辨率吉赫兹采样频率的低功耗ADC电路架构。

（2）本发明主要针对10位分辨率1.6吉赫兹采样频率的ADC架构进行设计，实现低功耗超高速高精度ADC。

（3）本发明可以实现10位分辨率的ADC在1.6吉赫兹采样频率下工作，且在输入信号频率为373兆赫兹时，ADC的有效位（ENOB）达到8.6位。

（4）本发明采用模拟电路设计技术手段减轻时间交织式ADC中低速ADC间的失配影响以提高性能的同时，避免了复杂的后台数字校正算法和额外的功率消耗。

（5）本发明中用以提升超高速高精度ADC的模拟电路设计技术手段，消除了后台数字校正对信号量化转换的影响，缩短了信号量化转换输出时间。

附图说明

图1为本发明的原理图。

图2为本发明所述低速ADC部分原理图。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、 “竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

值得注意的是：在本申请中，某些需要应用到本领域的公知技术或常规技术手段时，申请人可能存在没有在文中具体的阐述该公知技术或/和常规技术手段是一种什么样的技术手段，但不能以文中没有具体公布该技术手段，而认为本申请不符合专利法第二十六条第三款的情况。

名词解释：

ADC，Analog-to-Digital Converter的缩写，指模/数转换器或者模数转换器。

SAR_ADC，逐次逼近型模数转换器。

LVDS，Low-Voltage Differential Signaling的缩写 ,指低电压差分信号（低压差分信号）。

实施例1：

本发明设计出一种低功耗超高速高精度模数转换器，为一种在IC芯片内构建的10位分辨率吉赫兹采样频率的低功耗ADC电路架构，如图1、图2所示，特别采用下述设置结构：包括输入电路、低速ADC、1/16分频器及输出电路，输入电路与低速ADC相连接，低速ADC与输出电路相连接，1/16分频器分别与输入电路和低速ADC相连接；所述输入电路，以1.6GHz的频率对输入信号进行采样；所述低速ADC以100MHz的频率从输入电路中进行信号的获取。

作为优选的设置方案，该低功耗超高速高精度模数转换器主要由输入电路、低速ADC、1/16分频器及输出电路四大部分组成，其中，输入电路，在降低信号反射，保证信号传输效率的情况下将信号引入并将信号进行缓冲后，以1.6GHz的频率对输入信号进行采样，并输入到低速ADC，同时隔离低速ADC工作时对信号输入端造成的影响；低速ADC，接收同一个参考电压，以100MHz的频率依次从输入电路获取信号，并依据参考电压对获取到的信号进行量化转换，形成10位数字码输出至输出电路；输出电路，接收低速ADC的量化输出数字码，将设想数字码整理排序后进一步的采用并行的方式将10位量化码字差分输出至该低功耗超高速高精度模数转换器外供数字信号处理电路使用；1/16分频器，接收频率为1.6 GHz的时钟，将其分频为16相位的100 MHz子时钟输送给低速ADC，以使低速ADC实现分时交替采样工作。

实施例2：

本实施例是在上述实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述低速ADC包括16个分时交替采样工作的SAR_ADC，SAR_ADC皆与输入电路并联，1/16分频器控制连接SAR_ADC，SAR_ADC与输出电路相连接。

作为优选的设置方案，低速ADC主要由16个分时交替采样工作的SAR_ADC所构成，16个分时交替采样工作的SAR_ADC采用并联的架构模式设置，且输入电路的输出侧皆与16个分时交替采样工作的SAR_ADC相连接，1/16分频器控制连接16个分时交替采样工作的SAR_ADC，16个分时交替采样工作的SAR_ADC皆与输出电路相连接；输入电路接收1.6 GHz采样时钟对输入信号进行采样并缓冲输出到16个分时交替采样工作的低速SAR_ADC信号接收端；16个分时交替采样工作的低速SAR_ADC接收经1/16分频器分频的100MHz采样时钟后，对各自接收到的输入信号进行交替分时采样并量化转换输出。

实施例3：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：在任一个SAR_ADC的参考电压接入点处皆设置有局部电容，作为优选的设置方案，在每个SAR_ADC的参考电压接入点引入局部电容（C_DEC）降低参考电压间的动态失配，从而大幅降低SAR_ADC间的增益失配，提升超高速高精度模数转换器的性能。

实施例4：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：16个SAR_ADC采用同一个参考电压，作为优选的设置方案，对16个分时交替采样工作的SAR_ADC提供统一的参考电压（VREF_L16（优选的为0.4V））以消除静态电压失配。

实施例5：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述输入电路包括相互连接的终端电阻和输入信号处理电路，且输入信号处理电路与低速ADC相连接。

作为优选的设置方案，输入电路采用相互连接的终端电阻和输入信号处理电路所构成，其中终端电阻挂接于输入信号处理电路输入两端，作为高速信号传输链路的终端匹配，降低反射，保证信号传输效率；输入信号处理电路，实现输入信号的采样和缓冲，接收待量化转换的模拟输入信号，将输入信号进行缓冲后，以1.6 GHz的频率对输入信号进行采样，并输出到后级分时交替工作的低速ADC，同时隔离低速ADC工作时对信号输入端造成的影响。

实施例6：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述终端电阻为连接在输入信号处理电路输入端的两个相互串联且阻值相同的电阻。

作为优选的设置方案，终端电阻有两个阻值相同的电阻（R1、R2）串联所构成，优选的采用50Ω的电阻。

实施例7：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述输出电路包括相互连接的数字电路和低压差分信号输出电路，且低速ADC的输出端与数字电路相连接。

作为优选的设置方案，输出电路采用相互连接的数字电路和低压差分信号（LVDS）输出电路所构成，16个分时交替采样工作的SAR_ADC接收同一个参考电压（VREF_L16），以100 MHz的频率依次从输入信号处理（缓冲/采样）电路获取信号，并依据参考电压对获取到的信号进行量化转换，形成10位数字码输出至数字电路；数字电路接收16个分时交替采样工作的SAR_ADC的量化输出数字码，将这些数字码整理排序后以1.6 GHz的频率输出到低压差分信号（LVDS)输出电路；低压差分信号（LVDS）输出电路接收1.6 GHz频率传输的数字码，以并行的方式将10位量化码字差分输出至芯片（该低功耗超高速高精度模数转换器）外供数字信号处理电路使用；1/16分频器接收频率为1.6 GHz的时钟，将其分频为16相位的100MHz子时钟输送给16个SAR_ADC，以使SAR_ADC实现分时交替采样工作。

实施例8：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述数字电路以1.6GHz的频率将信号输出到低压差分信号输出电路中。

实施例9：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述输出电路采用并行方式差分输出10位量化数字码。

实施例10：

本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同部分在此将不再赘述，如图1、图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：

一种低功耗超高速高精度模数转换器，由终端电阻（两个50欧姆电阻串联构成）、输入信号缓冲/采样电路（输入信号处理电路）、16个分时交替采样工作的低速逐次逼近型ADC（SAR_ADC）、数字电路、低压差分信号（LVDS）输出电路以及1/16分频器构成。

终端电阻挂接于输入信号缓冲/采样电路信号输入两端；输入信号缓冲/采样电路接收1.6 GHz采样时钟对输入信号进行采样并缓冲输出到16个分时交替采样工作的低速SAR_ADC信号接收端；16个分时交替采样工作的低速SAR_ADC接收经1/16分频器分频的100MHz采样时钟后，对各自接收到的输入信号进行交替分时采样并量化转换输出；数字电路接收16个分时交替采样工作的低速SAR_ADC量化转换的100 MSPS数字信号并进行排序整理后，以1.6 GHz的频率输出到低压差分信号（LVDS）输出电路；超高速高精度模数转换器（ADC）的最终10位量化数字码由低压差分信号（LVDS）输出电路以并行方式差分输出到芯片外供数字信号处理电路使用。

在使用时：

1、用户根据使用环境安装本发明的超高速高精度模数转换器（以下直接简称ADC），在低压差分信号（LVDS）输出电路的每一对差分输出端（D0P/D0N ~ D9P/D9N）挂接匹配电阻作信号传输匹配；

2、在第1步完成后，将本发明的ADC接入电源；

3、在第2步完成后，将待量化转换的差分模拟信号接入本发明的ADC输入端（VINP/VINN）；

4、在第3步完成后，本发明的ADC将自行完成输入模拟信号到数字信号的转换，并在低压差分信号（LVDS）输出电路输出端（D0P/D0N ~ D9P/D9N）输出，用户只需在低压差分信号（LVDS）输出电路输出端（D0P/D0N ~ D9P/D9N）获取10位ADC量化转换输出数字码，移交后端进行数字处理即可。

5、本发明的ADC自行量化过程经历以下步骤：

a) 差分输入的模拟信号在终端电阻上耗散，保证信号以低反射、高效率的方式进入到输入信号缓冲/采样电路中；

b) 输入信号处理（缓冲/采样）电路接收差分模拟信号后，将该信号缓冲并进行采样，输送至16个分时交替采样工作的低速SAR_ADC公共输入端；

c) 16个分时交替采样工作的低速SAR_ADC依次对其公共输入端上的信号进行采样量化转换，分别形成16组10位的数字码转换结果送至数字电路处理；

d) 数字电路接收16组10位的模拟信号数字码进行整理排序，形成1组10位的高速数字码输出到低压差分信号（LVDS）输出电路；

e) 低压差分信号（LVDS）输出电路将数字电路传输过来的10位高速数字码输出至ADC芯片外供电路后续处理。

在实际使用时，其具体实施方案为：

（1）开机启动过程

用户根据使用环境安装本发明的ADC，在低压差分信号（LVDS）输出电路的每一对差分输出端（D0P/D0N ~ D9P/D9N）挂接100Ω匹配电阻作信号传输匹配。在匹配电阻挂接完成后，将本发明的ADC接入1.9 V电源。在ADC电源接入完成后，将待量化转换的差分模拟信号接入本发明的ADC输入端（VINP/VINN）；

（2）信号量化转换过程

ADC开机启动完成后，将最大摆幅为0.4V的差分模拟信号输入至ADC输入端（VINP/VINN）。ADC输入端挂接由两个50Ω串联而成的终端电阻以匹配信号源阻抗，降低反射，提高信号传输效率。

待量化转换的输入信号高效地传输到输入信号处理（缓冲/采样）电路后，输入信号缓冲/采样电路将以0dB的增益对输入信号进行缓冲，并以1.6 GHz的工作时钟对缓冲后的信号进行采样。经采样后的信号被离散化，形成“台阶”形状供后续16个分时交替采样工作的低速SAR_ADC使用。该采样方法消除了时间交织式ADC中低速ADC间的采样时刻失配，能有效提升ADC的性能。输入信号处理（缓冲/采样）电路的带宽设计为4 GHz，保证输入信号频率为373 MHz时，采样后的“台阶”信号具有很高的线性度。

经过输入信号处理（缓冲/采样）电路采样后的“台阶”信号输送到16个分时交替采样工作的低速SAR_ADC公共输入端，16个低速SAR_ADC根据各自接收到的采样时钟（CLK_L00~ CLK_L15），依次将公共输入端上不同时刻的“台阶”采入自身内部，并根据自身接收的参考电压对“台阶”进行量化转换，形成10位数字码以100 MHz的频率传输给数字电路。本发明中，16个低速SAR_ADC采用逐次逼近型（SAR）架构，充分利用SAR_ADC自身功耗低的特点来实现本发明的低功耗超高速高精度模数转换器（ADC）。

为了解决时间交织式ADC中低速ADC间的失调失配，本发明在分时交替采样工作的SAR_ADC中加入自身失调校正，利用电荷存储技术实现SAR_ADC失调的降低，从而达到减轻失调失配的目的。本发明中，SAR_ADC每次量化转换开始需要1ns来完成自身失调校正，在保证SAR_ADC有足够时间完成对采入“台阶”信号的10位数字码量化转换的条件下，SAR_ADC的工作频率被设定为100 MHz。据此可得，需要16个此类SAR_ADC分时交替采样工作来构成1.6GHz的采样频率的超高速ADC。

SAR_ADC对采样到的信号进行量化转换时，需要一个参考电压。该电压直流值与差分输入信号最大摆幅一致，本发明中为0.4 V。然而，在SAR_ADC量化转换过程中，参考电压会受到电路影响发生波动，且同样的设计在制造完成后会有偏差，因此，实际电路中独立提供给每个分时交替采样工作SAR_ADC的参考电压间存在失配，即增益失配，导致时间交织式ADC性能的下降。本发明中，对16个分时交替采样工作的SAR_ADC提供统一的参考电压以消除静态电压失配，并在每个SAR_ADC的参考电压接入点引入局部电容（C_DEC）降低参考电压间的动态失配，从而大幅降低低速SAR_ADC间的增益失配，提升超高速高精度ADC的性能。

16个分时交替采样工作的低速SAR_ADC分别量化依次采入各自内部的“台阶”信号，形成16组并行传输的10位数字码转换结果，以100 MHz的更新频率送至数字电路处理。数字电路接收到这16组并行传输的10位数字码后，将对这些数字码进行整理排序，并以1.6GHz的更新频率输送到低压差分信号（LVDS）输出电路。本发明中，数字电路在超高速高精度ADC中仅作数据整理排序，低速SAR_ADC间的失配影响均通过模拟电路设计技术手段解决。相比采用后台数字校正算法的超高速高精度ADC架构，本发明中的数字电路实现容易，规模小，功率消耗低，并且不需要额外的时间来校正低速ADC传输过来的数字码，信号量化转换输出时间短。

低压差分信号（LVDS）输出电路对数字电路传输过来的10位1.6 GSPS的数字码进行处理，变换为电流信号后输出至ADC芯片外供用户处理。

（3）量化转换结果接收过程

ADC开机启动完成，用户将差分模拟信号输入至ADC输入端（VINP/VINN）后，ADC对输入信号的量化转换将自动进行。当前时刻采样到的输入信号的量化转换数字码，经过ADC量化转换所需的时间延迟后将出现在ADC的低压差分信号（LVDS）输出电路输出端口（D0P/D0N ~D9P/D9N）。用户只需将每个挂接在低压差分信号（LVDS）输出电路输出端（D0P/D0N ~ D9P/D9N）的100Ω匹配电阻两端的差分电压一并获取后，移交后端进行数字处理即可。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。