超标量

摘要： 为解决嵌入式领域对处理器不同性能面积的需求,以及对重排序缓冲区阻塞,保留站派遣长短周期指令时导致的吞吐率不平衡及堵塞问题,设计并优化了一种简便配置的参数化流水线超标量处理器。通过定制化流水线中的分支预测,缓存与运算单元,将RISC-V指令划分5大类处理,对不同周期的执行单元采用级联与并行的混合分布方式,将充当排序缓存中的指令再派遣,达到指令暂存和分类执行的目的,使一条不定周期指令可以携带多条单周期指令提交。缓存之间以直连方式进行通信,以避免复杂的公共数据总线以降低时序损耗。实验结果表明,该处理器可以通过配置达到IPC为0.746~1.476之间的性能,平均比同类型处理器IPC提升132.4%。

摘要： Imagination Technologies和晶心科技(Andes Technology)联合宣布:双方合作借助与RISC V兼容的Andes AX45处理器内核,成功测试和验证了IMG B系列图形处理器(GPU)。Andes AX45是一款64位高性能和可配置的超标量中央处理器(CPU)。此次验证合作为AR/VR、车载信息娱乐系统(IVI)、工业和物联网(IoT)产品领域的客户提供了一种经过验证的、完整的解决方案,并为后续的持续测试奠定了基础。

摘要： DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了 自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44 b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12 MHz,在14 nm工艺下主频可达到2 GHz.

摘要： 针对嵌入式设备对高性能处理器低功耗的需求,基于RISC-V指令集的标准,提出了一种顺序双发射的超标量处理器设计方法.处理器代号为Egret,采用九级流水线架构,支持RV32IMAFC指令集.经过UVM验证,Egret处理器Dhrystone性能可以达到1.76DMIPS/MHz,Coremark性能达到2.88Coremark/MHz,Whetstone性能达到0.86MWIPS/MHz.处理器在FPGA上能够稳定运行在100MHz.在SMIC 40nm LL工艺下,处理器频率为600MHz,面积为1mm2.

摘要： 为了追求更高的性能,处理器核的主频不断提升,处理器核的设计日益复杂,随之而来的是功耗问题越来越突出.除了在工艺级和电路级采用低功耗技术外,在逻辑设计阶段通过分析处理器核各个功能模块的特点并采用相应的技术手段,也可以有效降低功耗.对一款乱序超标量处理器核中功耗比较突出的模块——寄存器文件和再定序缓冲——进行了逻辑设计优化,在程序运行性能几乎不受影响的情况下明显减少了面积,降低了功耗.

摘要： 针对嵌入式设备对高性能数字信号处理器低功耗的需求,结合超标量处理器与超长指令字处理器各自的优点,提出一种将两种架构进行融合的单核处理器设计方法,取代ARM+DSP异构架构.充分发挥两者优势,降低处理器的功耗和面积,提高处理器在数字信号处理方面的性能;支持ARM指令集,顺序超标量模式的双发射和超长指令字模式的六发射能够极大提高地指令并行度.利用DSPStone基准测试程序对处理器进行测试验证,测试结果表明,混合架构的处理器性能平均提升了19.4%,最高提升了38.2%.%In view of embedded devices demands for digital signal processor with high performance and low power consumption,a hybrid microarchitecture integrating both Superscalar and very long instruction word (VLIW)in a single core was proposed to re-place ARM and DSP heterogeneous architecture. The hybrid microarchitecture with combinations of the advantages of Supersca-lar and VLIW reduced the power consumption and the area of the processor and improved the performance of the processor in digital signal processing.ARM instruction set was supported,and double launch under in-order Superscalar mode and six launch under VLIW mode greatly improved instruction parallelism.Results of tests and verification based on DSPStone benchmark show that hybrid microarchitecture can significantly improve the performance of the processor.The average improvement is 19.4%, and the maximum is 38.2%.

摘要： 描述在一款支持超标量与超长指令字结构的混合架构数字信号处理器上设计的分支预测结构.为控制硬件复杂度并充分提高预测准确度,设计双峰预测器与PAp预测器混合型预测结构,充分发挥两种预测器的优点.在设计完成的处理器上,运行标准DSPstone程序.实验结果表明,添加分支预测结构使得处理器性能平均提升23％,并且混合型预测结构相比单一预测结构在准确度方面优势明显.%A design of hybrid branch predictor on a digital signal processor which supports Superscalar-VLIW hybrid architecture is described.To control hardware complexity and improve the accuracy of prediction,a hybrid branch predictor of bimodal and PAp is selected for the branch prediction scheme.The standard DSPstone programs have been run on the processor.The experimental results show that the processor with hybrid branch predictor has an improvement of 23％ on average compared with processor without branch predictor,and processor with hybrid branch predictor predicts more accurately than processor with only bimodal predictor.

摘要： In order to reduce the area and power consumption of processor,this paper proposed a hybrid architecture of super-scalar/VLIW based on MIPS instruction set.Requirements of DSP to mobile and embedded devices were becoming higher and higher,data controling and data processing were realized by the CPU and DSP heterogeneous structure which was widespread used.The hybrid architecture processor had the functionality of general-purpose processor,which could improve DSP perform-ance with VLIW.This paper described and verified the design by LISA and PD,tested the generality performance through dhry-stone and coremark,the DSP performance through EEMBC-telecom.The test results demonstrate that the hybrid architecture processor can run the general program of MIPS instruction set,and it has high performance of digital signal processing in the VLIW mode.The design has good applicability in the high performance and low power consumption application.%针对嵌入式和移动设备对处理器高性能低功耗日趋强烈的要求，提出一种基于 MIPS 指令集的顺序超标量和超长指令字混合架构处理器设计方案，便于以同构多核架构代替目前业界普遍采用的 CPU 与 DSP 异构结构，降低功耗面积，同时以 VLIW 模式获得较好的 DSP 性能。在 PD（processor designer）平台下以 LISA 语言建立处理器的周期精度软件模拟器，通用性能和 DSP 性能分别由 dhrystone、coremark 基准测试程序及 EEMBC 的telecom 测试程序进行验证。测试结果表明，该设计以较低的硬件开销通过混合架构获得较高的数字信号处理性能，在高性能低功耗的处理器应用场景中拥有良好的适用性。

摘要： 本文以甘肃省多条高等级公路高架桥梁为背景模型,经过噪声衰减计算,对比噪声预测数据超标情况,分析高架桥梁与噪声敏感目标高差、水平距离和噪声衰减的关系,分类提出噪声减缓措施设置原则,为以后的高架桥梁噪声减缓措施设计提供了依据.

摘要： 针对超标量处理器中指令长时间占用重排序缓存引起指令退休缓慢的问题,提出了一种基于投机执行的两级退休机制.该方案根据指令有无异常和预测错误风险将指令分为有风险指令和无风险指令,对重排序缓存进行轻量化改进,只有存在异常和预测风险的指令才允许进重排序缓存,在确认风险消除后将指令快速退休.重命名寄存器从重排序缓存分离,负责寄存器重命名和结果乱序回写.实验结果表明,在硬件资源相同的情况下,基于该方案的处理器比传统的按序退休处理器的性能平均提高28.8％以上.

摘要： 本文从开发指令级并行度ILP的角度出发,分析了超标量、超流水线处理器的体系结构特点,在此基础上给出了一个定点超标量RISC核设计.该设计采用Top-down设计方法,含三个流水执行单元,指令动态调度,实现non-blocking-caches机制.

摘要： x86是目前应用最广泛的复杂指令(CISC)系统,对大量非典型特性进行支持,从而花费大量硬件资源。而非典型特性的支持往往会影响典型功能的效率,不利于硬件资源的优化配置,限制处理系统性能的提升。本文首先分析了x86指令集及x86程序的固有特性,进而提出了一种基于RISC超标量处理系统核心的软硬件协同设计的实现方案。新处理系统的面积仅为采用硬件译码设计的x86处理系统的78.3％,性能达到采用硬件译码设计的X86处理系统的90.6％以上,并有较大的提升空间。

摘要： 在现代超标量微处理器中,指令指针自加电路中需要多级加法电路.但指令指针自加电路的时间要求越短越好,这就给指令指针自加电路的设计带来了很大的挑战.本文对此问题提出了一种基于译码加法器的指令指针自加电路.分析表明:此电路具有很好的性能,可以满足指令指针自加电路的时间要求.

摘要： EPIC设计思想将结构信息充分暴露给编译器,编译器静态开发指令级并行性,与超标量结构相比,极大简化了硬件设计的复杂性.论文深入分析了EPIC方法的基础,通过分析总结了EPIC体系结构对存储系统设计带来的挑战,最后提出存储系统设计的出路在于开发存储级并行性.

摘要： 数字信号处理器是数字化时代的主流器件.数字信号处理算法的需求和进展一直掌握着DSP处理器结构的发展和演变过程.本文对当前的数字信号处理器技术进行了全面的分析和总结,从结构上进行了分类,对比了各种结构的技术特性,各自的优缺点,以及它们的性能.

摘要： 数字信号处理器是数字化时代的主流器件.数字信号处理算法的需求和进展一直掌握着DSP处理器结构的发展和演变过程.本文对当前的数字信号处理器技术进行了全面的分析和总结,从结构上进行了分类,对比了各种结构的技术特性,各自的优缺点,以及它们的性能.

摘要： 数字信号处理器是数字化时代的主流器件.数字信号处理算法的需求和进展一直掌握着DSP处理器结构的发展和演变过程.本文对当前的数字信号处理器技术进行了全面的分析和总结,从结构上进行了分类,对比了各种结构的技术特性,各自的优缺点,以及它们的性能.

摘要： 超标量处理器中的每个执行单元都有一个关联的完成表，该关联的完成表中含有一份所有已调度但未完成的指令的状态数据。用一个中央完成表来保存按调度单元和各执行单元所报告的每个已调度指令的状态。指令单元向完成表发送结束信号，完成表负责退役某特定类型的指令。中央完成表退役可能引起中断的指令和其结果要送到相同目标寄存器的指令。各执行单元关联的完成表退役余下的指令，并且执行单元将指令状态发送到中央完成表和每个执行单元。这就减少了要由中央完成表退役的指令的数量，增加了每个周期被退役的指令的数量。

摘要： 本发明公开了一种超标量乱序处理器稳定状态指令吞吐率建模方法，获取每个统计阶段与稳态平均吞吐率相关的微架构无关参数，所述微架构无关参数至少包括依赖链路延迟分布；利用聚类算法进行分类，选取得到神经网络的训练集；将所选取的神经网络的训练集中的微架构无关参数作为神经网络的输入，将通过时序精确仿真获得对应训练集的线程稳态指令吞吐率作为神经网络的输出，对神经网络的输入和输出进行拟合，通过调节神经网络的迭代次数、网络拓扑结构、传递函数以及预设训练精度，训练得到给定硬件的稳态指令吞吐率神经网络模型。根据指令依赖链路延迟分布的微架构无关的特征，可以快速准确地预测给定微架构的超标量乱序处理器稳态下的指令吞吐率。

摘要： 提供一种超标量处理器中寄存器堆共享读端口的系统、方法和介质，该系统包括：多个执行单元的M个输入端口，M是正整数；寄存器堆的N个读端口，其中，读端口号为x的读端口与输入端口号x至输入端口号(x+M‑N)的输入端口相关联，N和x是正整数，其中1≤x≤N，其中，响应于所述M个输入端口中的一个输入端口需要读端口，则从所述相关联的输入端口中分配未被分配的读端口中读端口号最小的读端口。本方案依靠读端口映射的选择以及发射队列中指令的选择策略达到充分共享读端口的目的，还可以减少寄存器堆的实现面积，降低寄存器堆的功耗，帮助优化寄存器堆的时序。

摘要： 本发明的一种基于FPGA的风电场实时仿真器超标量流水线设计方法，充分发挥了FPGA流水线求解架构的计算优势，通过对风电场中的同种类风机模型中的多条并行求解指令流采用超标量流水线求解，实现了在有限硬件资源下对风电场的高效精确实时仿真，有效地提高了基于FPGA的风电场实时仿真器的仿真效率和资源利用率，为实现基于FPGA的更大规模风电场的实时仿真奠定了基础。

摘要： 本发明公开了一种超标量处理器的寄存器重命名的方法，该方法包括：将输入的多条流水线指令对应的逻辑目的寄存器进行拆分生成至少两个检查组；分别对检查组进行相关性检查确定最终的物理源寄存器；根据最终的物理源寄存器确定超标量处理器的寄存器重命名的关键路径。由此能够优化寄存器重命名相关性检查处理电路的关键路径，降低关键路径时延，提高超标量处理器的频率。

摘要： 本公开提供了一种提高超标量处理器缓存命中率的方法及装置，该方法包括：步骤1：绘制超标量处理器的程序控制流图，程序控制流图中每个程序块有两个结束节点，结束节点为当前程序块下一拍将要被执行的下一程序块；步骤2：将当前程序块及当前程序块下一拍将要被执行的全部下一程序块均加载至cache；步骤3：根据当前程序块遍历执行路径，根据遍历后的结果在cache中选择下一程序块执行。本公开提供的一种提高超标量处理器缓存命中率的方法及装置，通过超标量处理器的程序控制流图，将当前执行的程序块及下一个要执行的程序块提前放入cache中，使得cache中总会有一个程序块可以处在执行中，极大提高了缓存的命中率，提高了超标量处理器性能。

摘要： 本发明公开了一种用于乱序超标量处理器的操作依赖性调度方法、部件及处理器，本发明包括采用依赖性矩阵记录微操作之间的依赖信息，根据即将写回结果的微操作信息更新依赖性矩阵，选择就绪的微操作发射到各条执行流水线；在各条执行流水线中，将微操作的源作数的寄存器号、执行流水线返回的目的操作数的寄存器号进行比较以选择从旁路或寄存器中获取源操作数，若某微操作被取消则一并取消依赖它的微操作。本发明仅需要较少的比较逻辑，能实现微操作的依赖性检测、快速唤醒、源操作数来源的确定以及具有依赖性的微操作快速取消，有效地解决了因发射队列项数和执行通路增加带来的依赖性检测、跟踪与处置复杂度大幅提升的难题。

摘要： 本申请提供了一种利用超标量处理器进行指令融合的方法及相关设备，译码单元获取待执行的多条指令的第一指令控制信号，并将第一指令控制信号发送给融合译码单元；融合译码单元对于至少一个指令对中的任意一个指令对，根据任意一个指令对中的指令的第一指令控制信号，确定任意一个指令对中的第一指令为I类型指令、任意一个指令对中的第二指令为I类型指令或R类型指令，以及判断预设的多个指令对中是否存在与任意一个指令对相匹配的指令对；若存在，则在第一指令的源操作数与目的操作数相等且第一指令的目的操作数与第二指令的至少一个源操作数相等的情况下，进行指令融合，得到融合指令；融合指令执行单元按照融合指令的运算逻辑执行融合指令。

摘要： 本发明属于集成电路设计技术领域，具体为一种基于超标量RISC‑V处理器流水线的扩展指令接口。本发明扩展指令接口能够与超标量RISC‑V处理器流水线对接，完成RISC‑V指令集中扩展指令在处理器中的正常处理与执行。本发明包括开源玄铁处理器的原有流水线修改逻辑与可扩展指令管理模块；流水线修改逻辑完成可扩展指令在流水线中的处理逻辑，包括：可扩展指令译码逻辑、可扩展指令发射逻辑、可扩展指令写回与退休逻辑；可扩展指令管理模块负责可扩展指令在主处理器与协处理器间的行为管理，包括：指令状态管理模块、指令信息管理模块与指令完成管理模块。通过可扩展指令管理模块与主流水线的信息交互，实现包含扩展指令的程序在处理器中的运行。

摘要： 本发明涉及处理器技术领域，具体涉及一种解决RISC‑V在超标量乱序处理器被重复使用的方法及系统，本发明于DECODE模块中增加寄存器来记录VSTART是否被vector指令利用过；通过寄存器记录组间和组内vector指令情况，并在当前block中存在vector指令时,将寄存器置成1；对每一条vector指令使用完VSTART后，在这条vector指令commit的时候进行VSTART清0；当判断存在branch类型的指令时,则对寄存器的状态进行保存，若分支预测错误则对处理器和寄存器的状态进行恢复。本发明在超标量乱序处理器中在不刷新流水线,保证指令正常执行的情况下,使得所有的vector指令可以拿到正确的VSTART的值,不会因为乱序执行,使得前后vector指令的VSTART值发生错误.既保证了程序的正确性又提高了指令并行度和执行效率。