减少的插脚计数扫描链实施方案

摘要

一种具有减少的插脚计数扫描链的同步逻辑装置，其包含：两个以上触发器(SDC0、SDC1、SDC2)，其经耦合以形成用于接收扫描数据输入信号(ScanDaTaIn)的移位寄存器；组合逻辑电路(20)，其用于接收装置输入、产生用于所述两个以上触发器的触发器输入和产生输出信号；第一多路复用器(MUX 10)，其用于在测试模式期间向所述两个以上触发器提供时钟信号；第二多路复用器(MUX 12)，其用于在来自所述移位寄存器的测试模式输出与来自所述组合逻辑电路(20)的输出信号之间进行选择，和用于提供扫描数据输出信号(ScanDataOut)。