集成电路的关键失效路径分析方法、装置、计算机设备

摘要

本申请涉及一种集成电路的分析方法、装置、计算机设备和存储介质。所述方法包括：获取待测器件包含的数字集成电路对应的门级网表，所述门级网表用于描述所述数字集成电路包括的多条路径及每条路径上的门电路包括的至少一逻辑门；根据所述门级网表获取每条路径的路径信息；根据所述路径信息和预设器件退化模型计算每条所述路径的延时增量；根据所述延时增量和失效边界条件计算每条所述路径的失效时间，并将最小失效时间对应的路径作为所述数字集成电路的关键失效路径。通过本方法可基于电路负载及时序要求分析出集成电路中导致可靠性退化的关键失效路径，从而在设计早期对该路径进行加固，提高集成电路的可靠性。