绝缘体上半导体金属结构、形成此些结构的方法及包含此些结构的半导体装置

摘要

用于制作绝缘体上半导体金属SMOI结构的方法包含：形成包含第一半导体衬底上的绝缘体材料的受体晶片；形成包含第二半导体衬底上的导电材料及非晶硅材料的施主晶片；以及将所述施主晶片的所述非晶硅材料接合到所述受体晶片的所述绝缘体材料。本发明还揭示由此些方法形成的SMOI结构，也揭示包含此些SMOI结构的半导体装置。

说明书

相关申请案交叉参考

本申请案涉及与其在同一日期提出申请的序列号为12/XXX,XXX且题目为“浮动 主体单元结构、包含其的装置及其形成方法(FLOATING BODY CELL STRUCTURES, DEVICES INCLUDING SAME,AND METHODS FOR FORMING SAME)”(档案号 2269-9743US)的同在申请中美国专利申请案；与其在同一日期提出申请的序列号为 12/XXX,XXX且题目为“包含导电条带上方的二极管结构的半导体装置及形成此些半 导体装置的方法(SEMICONDUCTOR DEVICES INCLUDING A DIODE STRUCTURE  OVER A CONDUCTIVE STRAP,AND METHODS OF FORMING SUCH  SEMICONDUCTOR DEVICES)”(档案号2269-9803US)的同在申请中美国专利申请案； 与其在同一日期提出申请的序列号为12/XXX,XXX且题目为“基于闸流管的存储器单 元、包含其的装置及系统以及其形成方法(THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING  THE SAME)”(档案号2269-9804US)的同在申请中美国专利申请案；以及与其在同一日 期提出申请的序列号为12/XXX,XXX且题目为“具有掩埋式导电线的半导体单元、阵 列、装置及系统以及其形成方法(SEMICONDUCTOR CELLS,ARRAYS,DEVICES AND  SYSTEMS HAVING A BURIED CONDUCTIVE LINE AND METHODS FOR FORMING  THE SAME)”(档案号2269-9819US)的同在申请中美国专利申请案，所述同在申请中美 国专利申请案中的每一者所揭示的内容皆以全文引用的方式并入本文中。

技术领域

在各种实施例中本发明大体来说涉及包含掩埋式导电材料的半导体结构，及形成此 些半导体结构的方法。更具体来说，本发明的实施例涉及具有掩埋式导电材料的绝缘体 上半导体金属(SMOI)结构及形成此结构的方法。另外，本发明涉及包含此些SMOI结构 的半导体装置及形成此些半导体装置的方法。

背景技术

电子行业中的共同趋势中的一者是电子装置微型化。对于通过使用半导体微芯片而 操作的电子装置来说尤其是这样。微芯片通常被视为大多数电子装置的大脑。一般来说， 微芯片包括小的硅晶片，可在所述硅晶片上建立经集成组态以形成电子电路的数以百万 计或数以亿计的纳米观电子装置。所述电路以独特方式互连以执行所要功能。

在需要制作高密度微芯片的情况下，必需减小个别电子装置及其上的互连件的大 小。也称作所谓的“按比例缩小”运动的此运动已增加了单个微芯片上电路的数目及复 杂性。

传统上，在共用衬底(例如硅晶片)上的单个平面中并排地形成电子装置。然而，此 并排定位使用所述衬底上的相对大量的表面积或“面积”。因此，可垂直地形成装置以 试图利用较少的衬底面积。为了具有竞争力，以高纵横比(即，高度与宽度的比)来形成 此些垂直装置。然而，随着装置的纵横比增加，变得越来越难以满足对应互连件的占用 面积(territory)及电子要求两者。出于此原因，实际上到目前为止较简单的平面型装置按 比例缩小在行业占主要地位。

最近的趋势是在衬底上垂直堆叠半导体装置。然而，半导体装置的堆叠对于连接半 导体装置的组件以及在所述堆叠之间提供有效互连添加额外复杂性。

因此，需要形成垂直半导体装置的方法，所述垂直半导体装置提供互连件对堆叠式 半导体装置中的电子装置的有竞争性的接达性。

发明内容

附图说明

图1到6是根据本发明的一项实施例的各种处理动作期间的SMOI结构的横截面图；

图7到10是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图11到14是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图15到18是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图19到21是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图22到28是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图29到31是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图32到34是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图35到38是根据本发明的另一实施例的各种处理动作期间的SMOI结构的横截面 图；

图39是包含本发明的SMOI结构的半导体装置的一项实施例的透视图；

图40是包含本发明的SMOI结构的半导体装置的另一实施例的透视图；

图41是包含本发明的SMOI结构的半导体装置的另一实施例的横截面图；

图42是包含本发明的SMOI结构的半导体装置的另一实施例的透视图；以及

图43是包含本发明的SMOI结构的半导体装置的另一实施例的透视图。

图44是图解说明包含包含本发明的SMOI结构的半导体装置的电子系统的一项实 施例的示意性框图。

具体实施方式

本发明揭示一种绝缘体上半导体金属(SMOI)结构及形成此一SMOI结构的方法。在 一项实施例中，此些结构包含第一半导体衬底上的绝缘体材料、接合到所述绝缘体材料 的非晶硅材料、所述非晶硅材料上方的导电材料及所述导电材料上方的第二半导体衬 底。在一项实施例中，形成此些结构的方法包含：形成包含形成于第一半导体衬底上方 的绝缘体材料的受体晶片；形成施主晶片，其包含在前驱物半导体衬底上方形成导电材 料、在所述导电材料上方形成非晶硅材料及在一深度处将离子植入到所述前驱物半导体 衬底中以形成经植入分区。所述施主晶片的非晶硅材料可接合到所述受体晶片的绝缘体 材料。然后可移除所述经植入分区上方的所述前驱物半导体衬底的一部分。

根据本发明的各种实施例而形成的SMOI结构包含接合到绝缘体材料、导电材料或 额外非晶硅材料的非晶硅材料。所述非晶硅材料以放热方式与所述绝缘体材料、所述导 电材料或所述额外非晶硅材料结晶或发生反应，这允许硅原子重排，这又可改善所述非 晶硅材料与所述绝缘体材料、所述导电材料或所述额外硅材料之间的界面处的接合强 度。因此，形成于所述非晶硅材料与所述绝缘体材料、所述导电材料及所述额外非晶硅 材料中的至少一者之间的接合可比形成于两种绝缘体材料(例如两种氧化物材料)之间的 接合大致更强。另外，所述非晶硅材料到所述绝缘体材料的接合可发生在相对低的温度 下(例如在室温下(从大约20℃到大约25℃))，且因此减小损坏形成于所述第一半导体衬 底上的任一下伏装置的风险。下文更加详细地描述所述非晶硅材料到所述绝缘体材料、 所述导电材料及所述额外非晶硅材料中的至少一者的接合。根据本发明的各种实施例而 形成的SMOI结构还可包含安置于所述绝缘体材料与所述第二半导体衬底之间的导电材 料。所述导电材料掩埋于所述第二半导体衬底下面。在一些实施例中可使用所述导电材 料来形成互连件(例如字线或位线)或形成金属条带。可使用此一互连件以促进对形成于 所述第二半导体衬底中的半导体装置的存取。

可使用根据本发明的各种实施例而形成的SMOI结构来制作各种各样的半导体装 置，例如包含形成于所述第一半导体衬底中/上的逻辑装置及形成所述第二半导体衬底中 /上的存储器装置的集成电路。由于所述导电材料掩埋于所述第二半导体衬底下面，因此 可在相对少的工艺动作中形成形成于所述第二半导体衬底上的装置，如下文更详细描 述。另外，形成于所述第二半导体衬底上/中的所述装置可与下伏互连件及/或源极及漏 极接触件自对准，从而消除对单独电接触件的需要。此外，由于可在形成所述SMOI结 构及所述存储器装置之前在所述第一半导体衬底上形成逻辑装置，因此所述存储器装置 不暴露于用于形成逻辑装置的处理条件。通过形成此些垂直自对准的堆叠式集成电路， 可减小单元大小，这提供增加的高速缓冲存储器密度。

以下说明提供具体细节(例如材料类型及处理条件)，以提供对本发明的实施例的透 彻说明。然而，所属领域的技术人员将理解，可在不采用这些具体细节的情况下且结合 常规制作技术来实践本发明的实施例。另外，本文所提供的说明不形成用于制造包含 SMOI结构的半导体装置的完整工艺流程。下文仅详细描述理解本发明的实施例所必需 的那些工艺动作及结构。用以根据本发明的实施例形成包含SMOI结构的完整半导体装 置的额外动作可通过常规技术来执行。另外，应理解本文所描述的方法可视需要重复许 多次以形成多个堆叠式SMOI结构。

本文所描述的材料可通过任一适合技术形成，包含但不限于旋涂、毯覆式涂覆、化 学气相沉积(“CVD”)、等离子增强型化学气相沉积(“PECVD”)、原子层沉积 (“ALD”)、等离子增强型ALD或物理气相沉积(“PVD”)。或者，材料可为原位生长。 所属领域的技术人员可选择适于沉积或生长特定材料的技术。尽管本文中所描述及图解 说明的材料可作为层而形成，但所述材料并不限于此且可以其它三维组态而形成。

在以下实施方式中，将参照构成本文的一部分的所附图式，在所述所附图式中以图 解说明方式展示其中可实践本发明的具体实施例。充分详细地描述这些实施例以使所属 领域的技术人员能够实践本发明。然而，可在不背离本发明的范围的情况下利用其它实 施例且可作出结构、逻辑及电方面的改变。本文中所呈现的图解说明并非打算作为任一 特定系统、逻辑装置、存储器单元或半导体装置的实际视图，而是仅用以描述本发明的 实施例的理想化表示形式。本文中所呈现的所述图式未必按比例绘制。另外，图式之间 共同的元件可保留相同数字标记。

现在参照所述图式，其中相同元件由相同参考编号标记，图1到6是形成包含掩埋 式导电材料204的SMOI结构30(图6)的实施例的方法的部分横截面图。通过将受体晶 片10(图1)与施主晶片20(图2)接合来形成SMOI结构30。图1描绘受体晶片10。受体 晶片10可包含其上形成有绝缘体材料104的第一半导体衬底102。第一半导体衬底102 可包含制作衬底，例如半导体材料(例如硅、砷化镓、磷化铟等)的完全或部分晶片、完 全或部分绝缘体上硅金属(SMOI)型衬底(例如玻璃上硅(SOG)、陶瓷上硅(SOC)或蓝宝石 上硅(SOS)衬底)或任一其它已知适合的制作衬底。如本文中所使用，术语“晶片”包含 常规晶片以及其它块状半导体衬底。第一半导体衬底102可经掺杂或未经掺杂。至少经 部分制作的逻辑装置(未展示)(例如CMOS装置)可任选地存在于第一半导体衬底102上 且可由常规技术形成。在一项实施例中，第一半导体衬底102为块状结晶硅。

绝缘体材料104可为包含(借助非限定性实例)二氧化硅、掺杂硼磷的硅玻璃(BPSG)、 硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或类似物的电介质材料。在一项实施例中，绝 缘体材料104为掩埋式氧化物。绝缘体材料104厚度可从约到约2μm，例如从约 到约用于沉积且原位生长此些电介质材料的技术在此项技术中已知且 可包含(举例来说)化学气相沉积(CVD)(例如低压CVD或等离子增强CVD)、原子层沉积 (ALD)、旋涂沉积、热分解或热生长。绝缘体材料104包含上部表面106。

图2是用以形成SMOI结构30(图6)的施主晶片20的一项实施例的部分横截面图。 施主晶片20可包含其上形成有导电材料204及非晶硅材料206的前驱物半导体衬底202。 在一些实施例中，多晶硅材料或另一非晶材料(例如非晶锗)可替代非晶硅材料206。前 驱物半导体衬底202可为(举例来说)上文所提及的用作第一半导体衬底102的制作衬底 中的一者。在一项实施例中，前驱物半导体衬底202为硅衬底，例如结晶硅衬底。前驱 物半导体衬底202可经掺杂或未经掺杂。导电材料204可为低电阻率材料，其包含但不 限于相变材料、钛、硅化钛、氧化钛、氮化钛、坦、硅化坦、氧化坦、氮化坦、钨、硅 化钨、氧化钨、氮化钨、其它金属、金属硅化物、金属氧化物或金属氮化物材料或其组 合，包含多种不同导电材料。在一项实施例中，导电材料204可由氮化钛形成，因为氮 化钛对许多材料(例如用作前驱物半导体衬底202的材料)具有良好粘附性或粘合性。氮 化钛还具有使其不受高处理温度影响的高熔点(约3000℃)。氮化钛还与其它导电材料具 有优良的欧姆接触。氮化钛还通常用于半导体制作中，且因此可易于并入到常规制作工 艺中。在一项实施例中，导电材料204为富含钛的氮化钛，例如氮化钛金属模式(MMTiN)。 导电材料204也可由多种导电材料形成。在一项实施例中，导电材料204为前驱物半导 体衬底202上方的MMTiN材料及MMTiN材料上方的硅化钨材料。在另一实施例中， 导电材料204可由金属(例如，钛、钨或铝)形成，其中其上形成有钛材料层。可依据所 述材料而优化导电材料204的厚度，以在导电材料204与前驱物半导体衬底202之间提 供低欧姆接触。举例来说，如果导电材料204为氮化钛(例如MMTiN)，那么导电材料 204可具有从约10nm到约50nm的厚度。可借助此项技术中已知的沉积技术(例如，举 例来说原子层沉积(ALD)、化学气相沉积(CVD)或等离子气相沉积(PVD))来形成导电材 料204。

可借助此项技术中已知的沉积技术(例如，举例来说ALD、CVD或PVD)在导电材 料204上方形成非晶硅材料206。在一项实施例中，可通过PVD后跟化学机械平面化 (CMP)在导电材料204上形成非晶硅材料206。非晶硅材料206的厚度可足以粘附到受 体晶片10的绝缘体材料104，如下文更详细描述。举例来说，非晶硅材料206的厚度可 为从约10nm到约50nm。非晶硅材料206包含表面212。

如图2中所描绘，施主晶片20还可包含通过将原子物质植入到前驱物半导体衬底 202中而形成的裂开部分208。原子物质可为氢离子、稀有气体离子(也称作惰性或罕有 气体)或氟离子。原子物质可植入到施主晶片20的前驱物半导体衬底202中以形成经植 入分区210。可在于所述前驱物半导体衬底上形成导电材料204之前、于其上形成导电 材料204之后或于其上形成非晶硅材料206之后将原子物质植入到前驱物半导体衬底 202中。经植入分区210可在所要深度处形成于前驱物半导体衬底202中，这取决于此 项技术中已知的例如原子物质的植入剂量及能量等参数。经植入分区210的深度可对应 于SMOI结构30(图6)的第二半导体衬底202′的厚度。经植入分区210可包含包含经植 入原子物质的微泡或微腔，这在前驱物半导体衬底202内提供弱化区。可在高于植入受 影响的温度但低于导电材料204的熔化温度的温度下对施主晶片20进行热处理以影响 施主晶片20中的结晶重排及微泡或微腔的合并。如下文所描述，施主晶片20可在经植 入分区210处裂开从而形成SMOI结构30(图6)上的第二半导体衬底202′以及裂开部分 208。为清晰起见，本文中使用术语“第二半导体衬底”来指代在移除裂开部分208之 后的半导体结构，而本文中使用术语“前驱物半导体衬底”来指代在移除裂开部分208 之前的半导体结构。

如图3中所展示，施主晶片20可叠加到受体晶片10上，以使得施主晶片20的非 晶硅材料206与受体晶片10的绝缘体材料104接触。然后施主晶片20的非晶硅材料206 可通过暴露于热而接合到受体晶片10的绝缘体材料104。在将施主晶片20接合到受体 晶片10之前，可任选地处理非晶硅材料206的表面212及绝缘体材料104的上部表面 106中的至少一者以改善非晶硅材料206与绝缘体材料104之间的接合强度。此些处理 技术在此项技术中已知且可包含化学、等离子或植入活化。举例来说，可借助稀释的氢 氧化铵或氟化氢溶液来处理绝缘体材料104的上部表面106。非晶硅材料206的表面212 还可暴露于(举例来说)氩的等离子以形成等离子活化表面。活化非晶硅材料206的表面 212及绝缘体材料104的上部表面106中的至少一者可由于形成于非晶硅材料205的表 面212及绝缘体材料104的上部表面106上的离子物质(举例来说，氢)的移动性增加而 使其间的随后接合的动力增加。

如图4中所展示，施主晶片20的非晶硅材料206可与受体晶片10的绝缘体材料104 接触并接合以形成SMOI结构30的前驱物。可通过(举例来说)将SMOI结构30加热到 小于约600℃(例如从约300℃到约400℃)的温度而将非晶硅材料206接合到绝缘体材 料104。如果绝缘体材料104由二氧化硅形成，那么非晶硅材料206与绝缘体材料104 之间可形成氧化硅接合。由于导电材料204可由金属或其它热敏材料形成，因此SMOI 结构30暴露于的温度可小于导电材料204的熔点。非晶硅材料206与绝缘体材料104 也可在(例如)环境温度(从约20℃到约25℃)下在无加热的情况下接合。还可对施主晶片 20及受体晶片10施加压力以将非晶硅材料206接合到绝缘体材料104。一旦施主晶片 20接合到受体晶片10，来自施主晶片20的导电材料204就可形成安置于绝缘体材料104 与前驱物半导体衬底202之间的掩埋式导电材料。

为了形成SMOI结构30(图6)，可从前驱物半导体衬底202移除裂开部分208，如 图5中所展示。可借助此项技术中已知的技术来移除裂开部分208，例如通过对经植入 分区210施加剪切力或通过在经植入分区210处施加热或喷气流。植入于经植入分区210 中的氢或其它离子在前驱物半导体衬底202中产生易于裂开的弱化区。第二半导体衬底 202′的剩余部分可具有(举例来说)从约50nm到约500nm(从约到约)的厚 度。在移除裂开部分208之后暴露的SMOI结构30的表面302可为粗糙且参差不齐的。 可将SMOI结构30的暴露表面302平滑化到所要程度以促进对SMOI结构30进行进一 步处理，如下文所描述。可根据常规技术(例如，研磨、湿式蚀刻、化学机械抛光(CMP) 及平面反应性离子蚀刻(RIE)中的一者或一者以上)将SMOI结构的暴露表面302平滑化。

可借助SMART-层转移技术的修改形式来形成SMOI结构30及下文所描述 的其它结构。SMART-层转移技术详细描述于(举例来说)颁予布鲁尔(Bruel)的美 国专利第RE 39,484号、颁予阿斯帕(Aspar)等人的美国专利第6,303,468号、颁予阿斯帕 等人的美国专利第6,335,258号、颁予莫瑞考(Moriceau)等人的美国专利第6,756,286号、 颁予阿斯帕等人的美国专利第6,809,044号、颁予阿斯帕等人的美国专利第6,946,365号 及颁予杜邦(Dupont)的美国专利申请公开案第2006/0099776号。然而，如果维持足够低 的工艺温度，那么也可使用适用于制造SMOI衬底的其它工艺。在SMART-层转 移技术的常规实施方案中，使用高温退火而将施主晶片与受体晶片接合在一起。用以接 合施主晶片与受体晶片的温度从约1000℃到约1300℃。然而，由于在本文所描述的SMOI 结构中存在导电材料204，因此在某些情况下本发明的SMOI结构可不能承受暴露于此 些温度下而不受到热损坏。因此如上文所描述，可使用较低温度来接合受体晶片10与 施主晶片20。

图6是对在暴露表面302已经平滑化之后的SMOI结构30的图解说明。一旦将施 主晶片20接合到受体晶片10且将暴露表面302平滑化，半导体装置(例如存储器单元) 就可形成于SMOI结构30的第二半导体衬底202’上及/或内。如下文所描述，SMOI结 构30的导电材料204可用作(举例来说)互连件(例如位线或字线)，用作栅极，或用作金 属条带。

图7到10是形成包含掩埋式导电硅化物材料410的SMOI结构50(图10)的实施例 的方法的部分横截面图。图7图解说明用以形成SMOI结构50(图10)的受体晶片11。 除了非晶硅材料206可形成于受体晶片10上的绝缘体材料上方以外，受体晶片11可大 致类似于上文所描述的受体晶片10且可如上文关于图1所描述而形成。如图7中所展 示，受体晶片10可包含形成于绝缘体材料104上方的非晶硅材料206及形成于第一半 导体衬底102上方的绝缘体材料104。

图8是用以形成SMOI结构50(图10)的施主晶片40的一项实施例的部分横截面图。 除了施主晶片40可包含任选非反应性导电材料402及反应性导电材料404而不是导电 材料204(图2)且非晶硅材料206(图2)不形成于施主晶片40上以外，施主晶片40可大 致类似于上文所描述的施主晶片20且可如上文关于图2所描述而形成。非反应性导电 材料402可由(举例来说)金属氮化物(例如氮化钛)形成。然而，可使用将不与反应性导电 材料404或其反应产物发生化学反应的任一导电材料。与反应性导电材料404的厚度相 比，非反应性导电材料402的厚度可相对薄。举例来说，非反应性导电材料402可具有 从约到约的厚度。反应性导电材料404可由能够与非晶硅材料206发生反 应的金属形成或充当用于使非晶硅材料206结晶的催化剂。在一项实施例中，反应性导 电材料404为钛。反应性导电材料404可具有从约到约的厚度。可借助此 项技术中已知的沉积技术来形成非反应性导电材料402及反应性导电材料404，例如， 举例来说ALD、CVD或PVD。

如图9中所展示，施主晶片40可叠加到受体晶片10上并接合到其且裂开部分208 (图8)被移除，如前文关于图3到6所描述。所得的SMOI结构50可包含第一半导体衬 底102、绝缘体材料104、非晶硅材料206、反应性导电材料404、非反应性导电材料402 及第二半导体衬底202′。

如图10中所展示，SMOI结构50可经退火以使反应性导电材料404与非晶硅材料 206发生化学反应从而形成导电硅化物材料410，所述导电硅化物材料掩埋于非反应性 导电材料402下面。反应性导电材料404可由钛形成，其与非晶硅材料206发生反应以 形成作为导电硅化物材料410的硅化钛。反应性导电材料404及非反应性导电材料402 也可为单种材料，例如富含钛的氮化钛(MMTi)。富含钛的氮化钛中的过量钛可与非晶硅 材料206发生反应从而形成导电硅化物材料410。对SMOI结构50进行退火以形成导电 硅化物材料410可发生在(举例来说)从约600℃到约800℃的温度下。导电硅化物材料 410与绝缘体材料104之间的接合强度可比非晶硅材料206与绝缘体材料104之间的接 合强度大。与反应性导电材料404相比，导电硅化物材料410可对SMOI结构50提供 较低电阻。

图11到14是形成包含掩埋于经掺杂半导体衬底下面的导电材料的SMOI结构70 (图14)的实施例的方法的部分横截面图。图11图解说明受体晶片10，其为图1的实质 复制品且可如上文关于图1所描述而形成。如图11中所展示，受体晶片可包含形成于 第一半导体衬底102上方的绝缘体材料104。

图12是用以形成SMOI结构70(图14)的施主晶片60的一项实施例的部分横截面 图。施主晶片60可类似于上文所描述的施主晶片20而包含前驱物半导电衬底202且可 如上文关于图2所描述而形成。如此项技术中已知，前驱物半导电衬底202可经掺杂且 活化以形成P+经掺杂区602、N-经掺杂区604及N+经掺杂区606。在一项实施例中， 可使用高温工艺来掺杂前驱物半导电衬底202，因为所述前驱物半导电衬底还未包含可 被此些高温工艺损坏的MM TiN材料610(图13)。在另一实施例中，可在已使用用于实 现更好掺杂剂曲线控制的低温工艺形成了SMOI装置70(图14)之后形成P+经掺杂区 602。尽管图12被描绘为包含P+经掺杂区602、N-经掺杂区604及N+经掺杂区606的 特定次序，但应理解所属领域的技术人员可选择经掺杂区的任一组合以实现SMOI结构 70(图14)的所要功能。由于施主晶片60具有可从其植入所要掺杂剂的两个暴露表面， 因此与在施主晶片60接合到受体晶片10之后形成经掺杂区的情况相比，可更容易且更 准确地控制经掺杂区602、604、606的深度及浓度(即，高度掺杂或轻度掺杂)。如图12 中所展示，硅化物材料608可形成于前驱物半导体衬底202上方，例如N+经掺杂区606 上方。可通过在前驱物半导体衬底202上方形成反应性导电材料以使所述反应性导电材 料与前驱物半导体衬底202发生反应以形成硅化物材料608来形成硅化物材料608。硅 化物材料608可与前驱物半导体衬底202具有低欧姆接触。可在硅化物材料608上方形 成氮化钛金属模式(MMTiN)材料。可借助此项技术中已知的沉积技术(例如，举例来说 ALD、CVD或PVD)来形成MMTiN材料610及硅化钨材料612。与MMTiN材料610 的厚度相比，硅化物材料608的厚度可相对薄。举例来说，硅化物材料608可具有从约 到约的厚度。MMTiN材料610可具有从约到约的厚度。此外， 如图12中所描绘，可通过将原子物质植入到前驱物半导体衬底202中来形成裂开部分 208，从而如前文关于图2所描述而形成经植入分区210。如图12中所展示，可在前驱 物半导体衬底202的P+经掺杂区602内形成经植入分区210。当形成经植入分区210时 硅化物材料608及MMTiN材料610可对原子物质的植入具有大致最小影响。

如图13中所展示，硅化钨材料612及非晶硅材料206可形成于硅化物材料608上 方。可借助此项技术中已知的沉积技术(例如，举例来说ALD、CVD或PVD)来形成硅 化钨材料612。硅化钨材料612可为比MMTiN氮化物材料610更好的导体。在一些实 施例中，可在形成经植入分区210之后在硅化钛材料612及MMTiN材料610上方形成 硅化钨材料612。

如图14中所展示，施主晶片60可叠加到受体晶片10上并接合到其且裂开部分208 (图13)被移除，如前文关于图3到6所描述。所得的SMOI结构70可包含第一半导体 衬底102、绝缘体材料104、非晶硅材料206、硅化钨材料612、MMTiN材料610、硅化 物材料608及包含N+经掺杂区606、N-经掺杂区604及P+经掺杂区602的第二半导体 衬底202′。在一些实施例中，可在P+经掺杂区602上方形成第二导电材料(未展示)以形 成可用以形成半导体装置的顶部电极，如下文更详细描述。

图15到18是形成包含经掺杂半导体材料的SMOI结构90(图18)的实施例的另一 方法的部分横截面图。图15是图1的实质复制品且可如上文关于图1所描述而形成。 如图15中所展示，受体晶片10包含形成于第一半导体衬底102上方的绝缘体材料104。

图16是用以形成SMOI结构90(图18)的施主晶片80的一项实施例的部分横截面 图。除了施主晶片80可包含安置于前驱物半导体衬底202与导电材料204之间的经掺 杂半导电材料802以外，施主晶片80可大致类似于上文关于图2所描述的施主晶片20 且可如上文关于图2所描述而形成。经掺杂半导电材料802可由(举例来说)锗(Ge)、碳 化硅(SiC)及氮化镓(GaN)中的至少一者形成。前驱物半导体衬底202可经掺杂以形成至 少一个P+或N+经掺杂区804。经掺杂半导电材料802也可经掺杂以形成P经掺杂区806 及N经掺杂区808。在一个实例中，P经掺杂区806可包含邻近前驱物半导体衬底202 的P+或N+经掺杂区804的P经掺杂碳化硅材料且N-经掺杂区808可包含邻近P经掺杂 区806的N经掺杂碳化硅材料。可使用常规沉积或原位生长技术(且其可包含(举例来说) 化学气相沉积(CVD)(例如低压CVD或等离子增强CVD)、原子层沉积(ALD)、旋涂沉积、 热分解或热生长)在前驱物半导体衬底202上形成经掺杂半导电材料802。可在经掺杂半 导电材料802上方沉积导电材料204及非晶硅材料206，且可用原子物质植入前驱物半 导体衬底202以形成经植入分区210及裂开部分208，如上文关于图2所描述。

如图17中所展示，施主晶片80可叠加到受体晶片10上并接合到其且裂开部分208 被移除，如前文关于图3到6所描述。所得的SMOI结构90包含第一半导体衬底102、 绝缘体材料104、非晶硅材料206、导电材料204、包含N经掺杂区808及P经掺杂区 806的经掺杂半导电材料802及包含P+或N+经掺杂区804的第二半导体衬底202′。如 图18中所展示，可使用此项技术中已知的技术(例如CMP)来抛光第二半导体衬底202′。

图19到21是形成包含绝缘体材料104及高k电介质材料112的SMOI结构120(图 21)的实施例的另一方法的部分横截面图。图19是图1的实质复制品且可如上文关于图 1所描述而形成。如图19中所展示，受体晶片10包含形成于第一半导体衬底102上方 的绝缘体材料104。

图20是用以形成SMOI结构120(图21)的施主晶片110的一项实施例的部分横截 面图。除了施主晶片110包含安置于前驱物半导体衬底202与导电材料204之间的高k 电介质材料112以外，施主晶片110可大致类似于上文关于图2所描述的施主晶片20 且可如上文关于图2所描述而形成。高k电介质材料112可由(举例来说)二氧化硅、氧 化铪及锆、铝、镧、锶、钛或其组合的其它氧化物、硅酸盐或铝酸盐(其包含但不限于 Ta₂O₅、ZrO₂、HfO₂、TiO₂、Al₂O₃、Y₂O₃、La₂O₃、HfSiO_x、ZrSiO_x、LaSiO_x、YSiO_x、 ScSiO_x、CeSiO_x、HfLaSiO_x、HfAlO_x、ZrAlO_x及LaAlO_x)形成。另外，可使用多金属氧 化物，也可在单层或复合层中使用氮氧化铪、氮氧化铱及其它高k电介质材料。可使用 常规沉积或原位生长技术(且其可包含(举例来说)化学气相沉积(CVD)(例如低压CVD或 等离子增强CVD)、原子层沉积(ALD)、旋涂沉积、热分解或热生长)在前驱物半导体衬 底202上形成高k电介质材料112。任选地，施主晶片110还可包含金属113及经掺杂 区115。金属113可包含(举例来说)反应性导体，例如钛金属模式(MM Ti)、钛(Ti)、坦(Ta)、 钴(Co)及镍(Ni)。可在高k电介质材料112上方沉积导电材料204及非晶硅材料206，且 可用原子物质植入前驱物半导体衬底202以形成经植入分区210及裂开部分208，如上 文关于图2所描述。

如图21中所展示，施主晶片110可叠加到受体晶片10上并接合到其且裂开部分208 (图20)被移除，如前文关于图3到6所描述。所得的SMOI结构120包含衬底102、绝 缘体材料104、非晶硅材料206、导电材料204、高k电介质材料112及第二半导体衬底 202′。

图22到28是形成包含经图案化导电材料204′的SMOI结构140(图28)的另一实施 例的方法的横截面图。图22是图1的实质复制品且可如上文关于图1所描述而形成。 如图22中所展示，受体晶片10包含形成于第一半导体衬底102上方的绝缘体材料104。

图23是用以形成SMOI结构140(图28)的施主晶片130的一项实施例的部分横截 面图。施主晶片130包含其上形成有导电材料204及帽盖材料132的前驱物半导体衬底 202。帽盖材料132可由电介质材料(例如氮化物材料或氧化物材料)形成。可借助此项技 术中已知的沉积技术(包含但不限于ALD、CVD或PVD)来形成帽盖材料132。

如图24中所展示，帽盖材料132及导电材料204可经图案化以形成包含经图案化 帽盖材料132′及经图案化导电材料204′的至少一个结构134。可使用此项技术中已知的 技术(例如光致抗蚀剂遮蔽及各向异性蚀刻)来图案化帽盖材料132及导电材料204。或 者，在一些实施例中，可使用镶嵌流程(其在此项技术中已知且因此本文未详细描述)将 经图案化帽盖材料132′及经图案化导电材料204′形成为至少一个结构134。如图25中所 展示，可在经图案化帽盖材料132′及经图案化导电材料204′的至少一个结构134上方沉 积层间电介质材料136。层间电介质材料136可用以将至少一个结构134与邻近结构134 隔离。如图26中所展示，可(例如)借助此项技术中已知的CMP来移除层间电介质材料 136以暴露经图案化帽盖材料132′的上部表面。经图案化帽盖材料132′可充当CMP停止 层。

如图27中所展示，可在层间电介质材料136及经图案化帽盖材料132′上方形成非 晶硅材料206。也可用原子物质来植入施主晶片130从而形成经植入分区210及裂开部 分208，如前文关于图2所描述。如图28中所展示，施主晶片130可叠加到受体晶片 10并接合到其且裂开部分208被移除，如前文关于图3到6所描述。所得的SMOI结构 140包含第一半导体衬底102、绝缘体材料104、非晶硅材料206、经图案化帽盖材料132′ 及导电材料204′的至少一个结构134及第二半导体衬底202′，所述至少一个结构134由 层间电介质材料136电隔离。由于包含导电材料204′的柱134经图案化且由层间电介质 材料136分离，因此导电材料204′可在无进一步处理的情况下用作互连件(例如字线或位 线)，如下文更详细描述。

在额外实施例中，导电材料204可形成于受体晶片而非施主晶片上。举例来说，图 29到31图解说明形成包含导电材料204的SMOI结构170(图31)的实施例的另一方法 的部分横截面图。如图29中所展示，受体晶片150包含第一半导体衬底102、绝缘体材 料104及导电材料204。受体晶片150可任选地包含接合材料152。接合材料152(如果 存在)可如前文所描述为非晶硅材料，或接合材料152可为氧化物材料，例如二氧化硅。 在一些实施例中，可图案化并用层间电介质材料(未展示)填充导电材料204，如上文关 于图22到28所描述。

图30是用以形成SMOI结构170(图31)的施主晶片160的一项实施例的部分横截 面图。施主晶片160可包含前驱物半导体衬底202及非晶硅材料206。可用原子物质来 植入施主晶片160从而形成经植入分区210及裂开部分208，如前文关于图2所描述。

如图31中所展示，施主晶片160可叠加到受体晶片150上并接合到其且裂开部分 208可被移除，如前文关于图3到6所描述。所得的SMOI结构170包含第一半导体衬 底102、绝缘体材料104、导电材料204、接合到非晶硅材料206的接合材料152(如果 存在)及第二半导体衬底202′。

在额外实施例中，可通过在施主晶片上产生多个硅材料层来形成多个SMOI结构。 举例来说，图32到34图解说明形成包含导电材料204的SMOI结构200(图32)的实施 例的另一方法的部分横截面图。如图32中所展示，受体晶片180包含第一半导体衬底 102、绝缘体材料104及导电材料204。

图33是用以形成SMOI结构200(图34)的施主晶片190的一项实施例的部分横截 面图。施主晶片190可包含前驱物半导体衬底202、锗化硅(SiGe)材料192的至少一个 部分及外延(EPI)硅材料194的至少一个部分。可借助此项技术中已知的方法且以任一所 要厚度形成SiGe材料192及EPI硅材料194。另外，SiGe材料192及EPI硅材料194 可经掺杂或未经掺杂。尽管图33展示SiGe材料192的一个部分及EPI硅材料194的一 个部分，但可通过形成SiGe材料192及EPI硅材料194的交替部分而存在多个部分。 在一些实施例中，可任选地在EPI硅材料194或SiGe材料192的最上部分上方形成非 晶硅材料206，其用虚线来图解说明。或者，在一些实施例中，可省略非晶硅材料206 且可将EPI硅材料194或SiGe材料192的最上部分接合到受体晶片180。还可用原子物 质来植入施主晶片190从而形成经植入分区210及裂开部分208，如前文关于图2所描 述。

如图34中所展示，施主晶片190可叠加到受体晶片180上并接合到其，且裂开部 分208可被移除，如前文关于图3到6所描述。所得的SMOI结构200包含第一半导体 衬底102、绝缘体材料104、导电材料204、非晶硅材料206(如果存在)、EPI硅材料194 的至少一个部分、SiGe材料192的至少一个部分及第二半导体衬底202′。尽管将图23 描绘为将非晶硅材料206接合到导电材料204，但EPI硅材料194、SiGe材料192或非 晶硅材料206(如果存在)中的任一者可用以将施主晶片190接合到受体晶片180。一旦 形成SMOI结构200，就可(例如，举例来说)利用湿式底切蚀刻来移除SiGe材料192的 若干部分。然后可用电介质材料(未展示)(例如氧化物材料)重新填充SiGe材料192的经 移除部分或可留下所述经移除部分未填充从而形成气隙(未展示)。用电介质材料或气隙 来替代SiGe材料192的若干部分可用以在衬底102上形成多个SMOI结构。在又另外 实施例中，可在没有导电材料204的情况下形成SMOI结构200，从而在没有导电材料 204的情况下在衬底102上形成多个SMOI结构。

在额外实施例中，可用多部分掩埋式电介质材料来形成SMOI结构。举例来说，图 35到38图解说明形成包含多部分掩埋式电介质材料226的SMOI结构250(图38)的实 施例的另一方法的部分横截面图。如图35中所展示，受体晶片220包含第一半导体衬 底102、绝缘体材料104、氧化物材料222的至少一个部分及氮化物材料224的至少一 个部分。在一些实施例中，可任选地省略绝缘体材料104。可在交替部分中形成氧化物 材料222及氮化物材料224。可借助此项技术中已知的方法且以任一所要厚度形成氧化 物材料222及氮化物材料224。尽管将图35图解说明为包含氧化物材料222的与氮化物 材料224的两个部分交替的两个部分，但应理解可存在任一数目个氧化物材料222及氮 化物材料224的部分。

图36是用以形成SMOI结构250(图38)的施主晶片230的一项实施例的部分横截 面图。施主晶片230可大致类似于上文在图2中所描述的施主晶片20且可如上文关于 图2所描述而形成。如图36中所展示，施主晶片230可包含前驱物半导体衬底202及 非晶硅材料206。还可用原子物质来植入施主晶片230从而形成经植入分区210及裂开 部分208。

如图37中所展示，施主晶片230可叠加到受体晶片220上并接合到其且裂开部分 208可被移除，如前文关于图3到6所描述。所得的SMOI结构240包含第一半导体衬 底102、绝缘体材料104、氧化物材料222的至少一个部分、氮化物材料224的至少一 个部分、非晶硅材料206及第二半导体衬底202′。尽管将图37描绘为将非晶硅材料206 接合到氧化物材料222的至少一个部分，但氮化物材料224的至少一个部分、氧化物材 料222的至少一个部分或额外非晶硅材料(未展示)中的任一者可用以将施主晶片230接 合到受体晶片220。一旦形成SMOI结构240，就可(例如，举例来说)通过利用湿式蚀刻 的选择性底切来选择性地移除氮化物材料224的部分。然后可用导电材料226重新填充 氮化物材料224的经移除部分，从而形成图38中所展示的SMOI结构250。用导电材料 226替代氮化物材料224可用以形成具有多个掩埋式导电材料层226的SMOI结构250。 尽管展示导电材料层226具有相等厚度，但应理解不同的导电材料层226可依据SMOI 结构250的所要用途而具有变化的厚度。导电材料226的多个层可用以形成多个互连件， 例如字线及位线。在额外实施例中，当在第二半导体衬底202′上/中形成半导体装置时， 可仅利用导电材料226的最上部分来形成如下文更详细描述的半导体装置，且导电材料 226的下部部分可保持完好无损。导电材料226的保持完好无损的下部部分可帮助改善 SMOI结构250的接合强度及稳定性。

可利用本文所描述的SMOI结构30、50、70、90、120、140、170、200、250来形 成此项技术中已知的众多半导体装置，其包含在汤(Tang)等人的题目为“具有偏置栅极 的单晶体管存储器单元(One-transistor Memory Cell with Bias Gate)”的美国专利第 7,589,995号、阿南旦(Ananthan)等人的题目为“双功函数凹入存取装置及其形成方法 (Dual Work Function Recessed Access Device and Methods of Forming)”的美国专利申请公 开案第2007/0264771号、汤等人的题目为“与具有浮动主体的存储器单元相关的方法、 装置及系统(Methods,Devices,and Systems Relating to Memory Cells Having a Floating  Body)”的美国专利申请案第12/410,207号、汤的题目为“与具有浮动主体的存储器单 元相关的方法、装置及系统(Methods,Devices,and Systems Relating to Memory Cells  Having a Floating Body)”的美国专利申请案第12/419,658号中所描述的半导体装置。前 述文件中的每一者的揭示内容以全文引用的方式并入本文中。SMOI结构30、50、70、 90、120、140、170、200、250可用以形成具有两个或两个以上端子的任一半导体装置。 举例来说，SMOI结构30、50、70、90、120、140、170、200、250可用以形成动态随 机存取存储器(DRAM)、电阻式非易失性RAM(ReRAM)、相变RAM(PCRAM)、一次可 编程只读存储器(OTP ROM)或高速缓冲存储器装置。

图39图解说明半导体装置300的实施例的一个实例，所述半导体装置包含具有掩 埋于第二半导体衬底312下面的导电材料304的SMOI结构301。SMOI结构301可包 含(举例来说)第一半导体衬底306、绝缘体材料308、非晶硅材料310、导电材料304及 第二半导体衬底312。可以类同于上文相关于图1到6、7到10、11到14、15到18、 19到21、22到28、32到34或35到38所描述的方式的方式来形成SMOI结构301。

可借助常规技术在第一方向上图案化非晶硅材料310、导电材料304及第二半导体 衬底312以形成位线314。或者，如果以类同于上文相关于图22到28所描述的方式的 方式形成SMOI结构301，那么可已经在所述第一方向上图案化了导电材料304。可借 助常规技术在垂直于所述第一方向的第二方向上图案化第二半导体衬底312以在位线 314上方形成柱316。如此项技术中所已知，柱316可经掺杂以形成漏极区318、源极区 320及通道区322。或者，第二半导体衬底312可已经经掺杂，如前文关于图11到14 及图15到18所描述。由于漏极区318、源极区320及通道区322从柱316的主体垂直 形成且柱316直接在位线314的顶部，因此与常规平面配置的情况相比可实现较高装置 密度。可在邻近通道区322的柱316的侧壁上形成栅极电介质324。也可在邻近栅极电 介质324的柱316的侧壁上形成栅极326。可使用包含常规间隔件蚀刻技术(本文未详细 描述)的常规技术来形成栅极电介质324及栅极326。

通过利用SMOI结构301来形成半导体装置300，可在少至三个图案化动作中形成 半导体装置300。如前文所描述，可在第一方向上图案化第二半导体衬底312以形成位 线314，可在第二方向上图案化第二半导体衬底312以在所述位线上方形成柱316，且 可图案化栅极326及栅极电介质324以在柱316的侧壁上形成栅极326及栅极电介质 324。另外，由于漏极区318、源极区320及通道区322由位线314上方的柱316形成， 因此不需要单独的接触件将位线314与漏极区318电连接。此外，由于可在形成半导体 装置300之前在第一半导体衬底306上形成逻辑装置(未展示)及后段工艺过程(BEOL)元 件(未展示)，因此半导体装置300不暴露于用于形成逻辑装置及BEOL元件的处理条件。 避免暴露于此些处理条件可改善半导体装置300的可靠性。

图40图解说明半导体装置400的另一实施例，所述半导体装置包含具有掩埋于第 二半导体衬底412下面的导电材料403的SMOI结构401。半导体装置400可包含耦合 到存取装置(例如二极管422)的存储器单元。SMOI结构401可包含(举例来说)第一半导 体衬底406、电介质材料408、非晶硅材料409、导电材料403及第二半导体衬底412。 可以类同于上文相关于图1到6、7到10、11到14、15到18、19到21、22到28、32 到34或35到38所描述的方式的方式来形成SMOI结构401。

可借助常规技术在第一方向上图案化非晶硅材料409、导电材料403及第二半导体 衬底412以形成字线415。或者，如果以类同于上文相关于图22到28所描述的方式的 方式形成SMOI结构401，那么可已经在所述第一方向上图案化了导电材料403。可在 第二方向上借助常规技术来图案化第二半导体衬底412的一部分以形成柱423。可借助 常规技术来掺杂第二半导体衬底412以在字线415上方形成二极管422。举例来说，第 二半导体衬底412可由单晶硅材料形成且可经掺杂以形成N经掺杂硅材料414及P经掺 杂硅材料416。N经掺杂硅材料414可包含第二半导体衬底412的在字线415上方延伸 的未在第二方向上经蚀刻的一部分。P经掺杂硅材料416可包含第二半导体衬底412的 在第二方向上经蚀刻的部分以形成柱423。或者，第二半导体衬底可已经经掺杂，如前 文关于图11到14及图15到18所描述。可使用常规技术在二极管412上方形成存储器 装置400的底部电极418。举例来说，在一项实施例中，可在图案化第二半导体衬底412 之前在第二半导体衬底412上方沉积底部电极418的材料。然后可使用常规技术图案化 且蚀刻底部电极418的材料，与此同时图案化且蚀刻第二半导体衬底412。使用本文未 详细描述的常规技术，可在二极管422上方且与所述二极管电连通地形成存储器媒体420 及端电极或位线424。

通过利用SMOI结构401来形成半导体装置400，可在少至三个图案化动作中形成 半导体装置400。如前文所描述，可在第一方向上图案化非晶硅材料409、导电材料403 及第二半导体衬底412以形成字线415；可在第二方向上图案化第二半导体衬底412及 底部电极418以形成二极管422及底部电极418；以及可图案化存储器媒体420及位线 424以在二极管422上方形成存储器媒体420及位线424。由于存储器媒体420为将沉 积的最后材料中的一者，因此由于存储器媒体420可不暴露于高处理温度且不因高处理 温度而改变，相变或抗变材料可用作存储器媒体420。

图41图解说明半导体装置500的另一实施例，所述半导体装置包含具有掩埋于第 二半导体衬底514下面的导电材料504的SMOI结构502。半导体装置500可包含形成 于SMOI结构502上方及/或其内的浮动主体存储器单元501。SMOI结构502可包含(举 例来说)第一半导体衬底506、绝缘体材料508、非晶硅材料510、导电材料504、高k 栅极电介质材料512及第二半导体衬底514。可以类同于上文相关于图29到31所描述 的方式的方式形成SMOI结构502。

浮动主体存储器单元501包含在侧上由额外绝缘体材料518包围的作用区516。作 用区516可由第二硅衬底514的单晶硅形成。第二硅衬底514的整个厚度可用以形成浮 动主体存储器单元501(如图33所展示)、形成背栅极-电介质的下伏的高k栅极电介质 材料512及形成金属背栅极的导电材料504。可通过掺杂作用区516的部分来形成源极 及漏极区526。将与作用区516不同地掺杂源极及漏极区526。举例来说，作用区516 可包含P经掺杂硅，而源极及漏极区526包含N经掺杂硅。

如图41中所展示，用于栅极电介质520的第二高k材料形成于作用区516上。用 于高k栅极电介质520的材料具有大于二氧化硅的介电常数的介电常数。用于高k栅极 电介质520的适合材料的实例包含硅酸铪、硅酸锆、二氧化铪或二氧化锆。在高k栅极 电介质520上形成场效应晶体管(FET)栅极522。如在此项技术中已知，然后可与适合的 蚀刻工艺组合使用常规光刻技术来界定FET栅极522及下伏的高k栅极电介质520。可 使用本文未详细描述的常规技术形成间隔件524从而侧接FET栅极522的侧。

通过利用SMOI结构502来形成半导体装置500，可与导电材料504电连通地形成 浮动主体存储器单元501，从而消除对浮动主体存储器单元501与导电材料504之间的 额外电接触件的需要。另外，由于可在形成浮动主体存储器单元501之前在第一半导体 衬底506上形成逻辑装置(未展示)及后段工艺过程(BEOL)元件(未展示)，因此浮动主体 存储器单元501不暴露于用以形成所述逻辑装置及所述BEOL元件的处理条件。避免暴 露于此些处理条件可改善半导体装置500的可靠性。

图42图解说明半导体装置600的另一实施例，所述半导体装置包含具有掩埋于第 二半导体衬底614下面的导电材料603的SMOI结构601。SMOI结构601可包含(举例 来说)第一半导体衬底605、绝缘体材料607、非晶硅材料609、导电材料603、电介质材 料611及第二半导体衬底614。可以类同于上文相关于图29到31所描述的方式的方式 来形成SMOI结构601。

可如此项技术中所已知来图案化且掺杂第二半导体衬底614以形成浮动主体区616、 漏极区618及源极区619。可进一步图案化第二半导体衬底614以在漏极区618与源极 区619之间于浮动主体区616中形成凹部。可在所述凹部中形成字线620。可在字线620 与浮动主体区616之间形成电介质材料622。掩埋式导电材料603充当用于存储器单元 的掩埋式栅极。可在漏极区618上方形成通往位线626的接触件624。接触件624可包 括(举例来说)N+经掺杂多晶硅插塞或金属插塞。可在源极区619上方形成共用源极628。

图43图解说明包含多个半导体装置600(图42)的半导体装置700。如图43中所图 解说明，还可蚀刻非晶硅材料609、导电材料603及电介质材料611以形成平行于位线 626的行。类似地，在额外实施例中，可蚀刻非晶硅材料609、导电材料603及电介质 材料611以形成平行于位线626的行(未展示)。

通过利用SMOI结构601来形成半导体装置700，可在导电材料603的顶部上形成 浮动主体区616，从而消除对浮动主体区616与导电材料603之间的额外电接触件的需 要。另外，由于可在形成浮动主体区616之前在第一半导体衬底605上形成逻辑装置(未 展示)及后段工艺过程(BEOL)元件(未展示)，因此浮动主体区616不暴露于用于形成所述 逻辑装置及所述BEOL元件的处理条件。避免使浮动主体区616暴露于此些处理条件可 改善半导体装置600的可靠性。

例如前文所描述的半导体装置的半导体装置可用于本发明的电子系统的实施例中。 举例来说，图44是根据本发明的说明性电子系统800的示意性框图。电子系统800可 包括(举例来说)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、 数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器等。电子系统800包含 至少一个存储器装置801。电子系统800可进一步包含至少一个电子信号处理器装置802 (其通常称作“微处理器”)。电子信号处理器装置802及至少一个存储器装置801中的 至少一者可包括(举例来说)上文所描述的半导体装置300、400、500、600、700的实施 例。换句话说，电子信号处理器装置802及至少一个存储器装置801中的至少一者可包 括包含具有掩埋式导电材料的SMOI结构的半导体装置的实施例，如前文关于图39到 43中所展示的半导体装置300、400、500、600、700。电子系统800可进一步包含用户 用来将信息输入到电子系统800中的一个或一个以上输入装置804，例如，举例来说鼠 标或其它指针装置、键盘、触控板、按钮或控制面板。电子系统800可进一步包含用于 将信息(例如，视频或音频输出)输出到用户的一个或一个以上输出装置806，例如，举 例来说监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装 置804及输出装置806可包括可用以将信息输入电子系统800及将视频信息输出到用户 两者的单个触摸屏装置。一个或一个以上输入装置804及输出装置806可与存储器装置 801及电子信号处理器装置802中的至少一者电连通。

总结

在一些实施例中，本发明包含绝缘体上半导体金属(SMOI)结构、包含此些结构的装 置及用于形成此些结构的方法。所述SMOI结构可包含第一半导体衬底上的绝缘体材料、 接合到所述绝缘体材料的非晶硅材料、所述非晶硅材料上方的导电材料及所述导电材料 上方的第二半导体衬底。电介质材料也可安置于所述导电材料与所述第二半导体衬底之 间。在其它实施例中，可图案化所述导电材料且可通过电介质材料将经图案化导电材料 的邻近部分彼此分离。

在额外实施例中，本发明包含一种SMOI，所述SMOI包含第一半导体衬底上的绝 缘体材料、接合到所述绝缘体材料的非晶锗材料、所述非晶锗材料上方的导电材料及所 述导电材料上方的第二半导体衬底。

在额外实施例中，本发明包含一种SMOI结构，所述SMOI结构包含第一半导体衬 底上的绝缘体材料、所述绝缘体材料上方的导电材料、外延硅材料的至少一个部分及硅 -锗材料的至少一个部分、接合到所述绝缘体材料的所述外延硅材料的所述至少一个部分 或所述硅-锗材料的所述至少一个部分及所述导电材料上方的第二半导体衬底。所述绝缘 体材料可由其上形成有非晶硅材料的氧化物材料形成。

在额外实施例中，本发明包含一种SMOI结构，所述SMOI结构包含第一半导体衬 底、形成于所述第一半导体衬底上方的氧化物材料的至少一个部分及导电材料的至少一 个部分以及形成于所述导电材料上方的第二半导体衬底。

在又另外实施例中，本发明包含一种半导体装置，所述半导体装置包含第一半导体 衬底上的绝缘体材料、接合到所述绝缘体材料的非晶硅材料、所述非晶硅材料上方的导 电材料、所述导电材料上方的第二半导体衬底及所述第二硅衬底上的存储器单元。所述 导电材料可形成互连件。逻辑装置也可形成于所述第一半导体衬底上。在一些实施例中， 电介质材料可安置于所述导电材料与所述第二半导体衬底之间。所述半导体装置的存储 器单元可包含浮动主体存储器单元，其包含通过绝缘材料大致物理隔离的作用区域、形 成于所述作用区域内的漏极区及源极区、形成于作用区域上在所述漏极区与所述源极区 之间的高k电介质材料及形成于所述高k电介质上的金属栅极。

在又另外的实施例中，本发明包含形成SMOI结构的方法，其包含：形成包括形成 于第一半导体衬底上方的绝缘体材料的受体晶片；形成包括前驱物半导体衬底上方的导 电材料、所述导电材料上方的非晶硅材料及所述前驱物半导体衬底内的经植入分区的施 主晶片；将所述施主晶片的所述非晶硅材料接合到所述受体晶片的所述绝缘体材料；以 及移除所述前驱物半导体衬底的接近所述前驱物半导体衬底内的所述经植入分区的一 部分。在一些实施例中，在将所述施主晶片的所述非晶硅材料接合到所述绝缘体材料之 前可借助化学、等离子或植入活化对非晶硅材料的至少一个表面及所述绝缘体材料的表 面进行处理。

在又另外的实施例中，本发明包含一种制作半导体装置的方法，其包含：形成包括 形成于第一半导体衬底上方的绝缘体材料的受体晶片；形成包括前驱物半导体衬底上方 的导电材料、所述导电材料上方的非晶硅材料及所述前驱物半导体衬底内的经植入分区 的施主晶片；将所述施主晶片的所述非晶硅材料接合到所述受体晶片的所述绝缘体材 料；移除所述前驱物半导体衬底的接近所述经植入分区的一部分以形成第二半导体衬 底；以及在所述第二半导体衬底上制作至少一个存储器单元。

在又另外的实施例中，本发明包含形成SMOI结构的方法，其包含：形成包括形成 于第一半导体衬底上方的绝缘体材料的受体晶片；形成包括前驱物半导体衬底上方的导 电材料、所述导电材料上方的非晶锗材料及所述前驱物半导体衬底内的经植入分区的施 主晶片；将所述施主晶片的所述非晶锗材料接合到所述受体晶片的所述绝缘体材料；以 及移除所述前驱物半导体衬底的接近所述前驱物半导体衬底内的所述经植入分区的一 部分。

尽管易于对本发明做出各种修改及替代形式，但已在图式中以实例方式展示了具体 实施例且在本文中对所述具体实施例进行了详细描述。然而，本发明并不打算限定于所 揭示的特定形式。相反，本发明将涵盖属于以上所附权利要求书及其法定等效物所界定 的本发明的范围内的所有修改形式、等效形式及替代形式。