非易失性存储器

摘要： 当海量数据请求访问异构内存系统时,异构内存页在动态随机存储器(dynamic random access memory, DRAM)和非易失性存储器(non-volatile memory, NVM)之间进行频繁的往返迁移.然而,应用于传统内存页的迁移策略难以适应内存页"冷""热"度的快速动态变化,这使得从DRAM迁移至NVM的"冷"页面可能在短时间内变"热"从而产生大量冗余的迁移操作.当前的相关研究都仅着眼于正在执行迁移的页面而忽视了等待迁移和完成迁移的页面,且判断"冷""热"程度的标准不一,使得冗余的迁移大量产生.因此,提出了一个基于DRAM牺牲Cache的异构内存页迁移机制(VC-HMM),使用非易失性存储器中工艺较为成熟的相变存储器(phase change memory, PCM),通过在DRAM和PCM之间增加一个由DRAM构成的小容量牺牲Cache将系统主存DRAM中变"冷"的页面迁移到牺牲Cache中,以避免主存页面在短时间内再次变"热"而造成的冗余迁移.同时,还使得迁回PCM的部分页面不需要写回,减少PCM存储单元的写入操作次数,延长PCM的使用寿命.另外,对于不同的工作负载,VC-HMM可以自适应设置迁移操作的参数,增加迁移的合理性.实验结果表明:与其他迁移策略(CoinMigrator, MQRA,THMigrator)相比,VC-HMM平均减少了至少62.97%的PCM写操作次数、22.72%的平均访问时延、38.37%的重复迁移操作以及3.40%的系统能耗.

摘要： 从固态盘的发展历程、产品结构的研究分析入手,对固态盘相关的集成电路产品标准、接口标准、测试标准等现行标准进行分析和对比,分析了固态盘在开展测试验证过程中可参考的标准及现行标准可操作性,为固态盘相关的产品研发、产品测试验证提供参考。

摘要： 1 PCIe Gen 5介绍外围组件快速互连(通常称为PCI Express并缩写为“PCIe”)是用于硬盘驱动、固态盘驱动(SSD)、图形卡、Wi-Fi和内部以太网连接的先进互联I/O技术,包含一组快速、可扩展的、可靠的用于串行数据传输总线的输入/输出标准。PCIe的物理层也支持快速串行高级技术附件(SATAe)和非易失性存储器标准(Non-Volatile Memory Express,NVMe)。表1显示了PCIe数据速率的演进。从中看出,第5代PCIe 5.0比其上一代PCIe 4.0的吞吐量翻倍。

摘要： 非易失性存储器具有接近内存的读写速度,可利用其替换传统的存储设备,从而提升存储引擎的性能。但是,传统的存储引擎通常使用通用块接口读写数据,导致了较长的I/O软件栈,增加了软件层的读写延迟,进而限制了非易失性存储器的性能优势。针对这一问题,该文以Ceph大数据存储系统为基础,研究设计了基于非易失性存储器的新型存储引擎NVMStore,通过内存映射的方式访问存储设备,根据非易失性存储器的字节可寻址和数据持久化特性,优化数据读写流程,从而减小数据写放大以及软件栈的开销。实验结果表明,与使用非易失性存储器的传统存储引擎相比,NVMStore能够显著提升Ceph的小块数据读写性能。

摘要： 随着大数据和人工智能应用的发展,数据呈现爆发式增长,对数据存储的需求日益加剧。传统内存技术的容量已经接近其物理存储密度的极限,而非易失性存储器具有按字节寻址、能耗低、读写速度快等优良特性,有望替代传统的动态随机存储器或磁盘技术。然而,该介质本身也存在一些不足,如使用寿命有限、读写速度不对称、磨损不均衡和错误来源多样等缺点。该文通过阐述常见非易失性存储器的存储原理,调研并总结了一些现有改进技术。

摘要： 基于国产操作系统RT Thread与国产开发板AB32VG1提出一种可信启动实现方法。可信启动框架从建立可信实体与完整性度量方向出发,将U boot分割为两部分,与操作系统核心文件共同构成可信实体,发送至可信加密模块进行完整性度量,度量成功则返回控制信号至外部设备,并保存可信实体到非易失性存储器中;反之,则禁止启动,可信加密模块作为系统可信根,通过SM4与SM3双重加密完成。在AB32VG1开发板上进行验证,可正确输出控制信号,系统稳定运行、安全启动、多次加密结果正确、可快速完成完整性度量,与预期设计目标一致。

摘要： 非易失性存储器具有能耗低、可扩展性强和存储密度大等优势,可替代传统静态随机存取存储器作为片上缓存,但其写操作的能耗及延迟较高,在大规模应用前需优化写性能.提出一种基于缓存块重用信息的动态旁路策略,用于优化非易失性存储器的缓存性能.分析测试程序访问最后一级缓存(LLC)时的重用特征,根据缓存块的重用信息动态预测相应的写操作是否绕过非易失性缓存,利用预测表进行旁路操作完成LLC缺失时的填充,同时采用动态路径选择进行上级缓存写回操作,通过监控模块为旁路的缓存块选择合适的上级缓存,并将重用计数较高的缓存块填充其中以减少LLC写操作次数.实验结果表明,与未采用旁路策略的缓存设计相比,该策略使4核处理器中所有SPLASH-2程序的运行时间平均减少6.6％,缓存能耗平均降低22.5％,有效提高了整体缓存性能.

摘要： 随着信息时代的发展,新型晶体管基非易失性存储器体现出越来重要的应用价值,获得了广泛的研究关注.本研究将具有Ⅰ型能带结构的硒化锌/硫化锌核壳量子点集成到石墨烯晶体管中,充当晶体管中的电荷捕获层和隧穿中心,制备具有多重编程手段的非易失性存储器.该量子点可以实现电子和空穴的双重存储,通过正负脉冲栅压可以改变该器件的沟道电导状态,实现信息存储.表征实验结果表明,该器件可实现60 V的超大存储窗口,在10 h的测试范围内表现出良好稳定性,在多次擦写过程中表现出良好的耐用性.该器件还可以将光照作为辅助编程手段,使用紫外光对写入的电荷进行擦除,实现较好的电写-光擦功能.研究结果表明,核壳量子点是一种良好的电荷存储介质,在晶体管基非易失性存储器中具有巨大应用潜力,对基于半导体核壳量子点的晶体管基存储器进行光电赋能,有望实现光电编程.

摘要： 有机场效应晶体管(OTFT)存储器因具有质轻、低成本、可溶液加工、可在柔性衬底上大面积制备等特点,在存储卡和传感器等方面具有广阔的应用前景。本研究通过离子交换法制备了脱氧核糖核酸-十八烷基三甲基氯化铵(DNA-OTMA)脂质复合物,对其物化性能进行表征,将其作为栅极介电层构建了全印刷晶体管存储器阵列。实验结果表明,该存储器载流子迁移率为0.65cm^(2)V^(-1)s^(-1)、存储窗口为13V、开关比超过104。本研究为印刷制备高性能大规模柔性OTFT存储器和实现各类集成电子器件提供了新思路。

摘要： 提出了一种基于磁随机存储器(Magnetic Random Access Memory,MRAM)的通用型存算一体处理(Porcessor in Memory,PIM)宏架构,可工作在常规MRAM、并行PIM与串行PIM模式下.该架构以一种新型2T1MTJ存储单元结构为基础,在PIM模式下可实现布尔逻辑运算、全加器、移位/循环操作等功能.数模混合仿真结果表明,在100 MHz时钟频率下,该方案执行一组读写操作或者与/或位逻辑计算操作的时间均为3个周期.较基于1T1MTJ单元的方案而言,该PIM架构不仅不增加阵列面积,还可显著提升写操作可靠性和位逻辑运算正确率.

摘要： 新型非易失性存储器(Non-Volatile Memory,NVM)以读写速度快、可字节寻址、存储密度大、功耗低等优点成为嵌入式数据库的新型存储设备.嵌入式数据库的一个重要操作是多表连接,其中会生成大量中间表,对存储设备造成大量写操作.由于NVM的写耐受度有限,现有多表连接操作极易造成NVM的损坏.本文考虑NVM写耐受度有限的特征,首先提出NVjoin算法,通过解析不同表之间的关联性,选择较优的多表连接顺序,减少对NVM的写操作.其次,设计一个组织中间结果的数据结构LWTab,充分利用NVM可字节寻址的特性,进一步减少连接产生的中间结果对NVM的写操作,实验结果表明,与MySQL所提供的连接顺序相比,NVjoin可以将对NVM的写操作减少104.2倍,此外,使用LWTab的NVjoin可以在原NVjoin的基础上,进一步减少16.7倍的NVM写操作.

摘要： 在断路器跳闸后,如何在没有辅助电源的情况下快速排除故障.提出了一种运用非易失性存储器的断电故障类型指示功能解决方案.

摘要： 阐述了非易失性存储器的性能特点，分析比较了目前智能控制器常用的三种非易失性存储器各自的优缺点，并对智能控制器选用的非易失性存储器的可靠性设计和延长其使用寿命的保护方案进行了研究分析。

摘要： 从ROM到当前领先的Flash+EEPROM,Aplus Flash Technology为那些需要丰富经验,需要已被工艺实现证明的非易失性存储器解决方案的公司提供着全面专业的整套服务.Aplus正在发展着其各类IP,提供从0.8um到0.18um及其以下工艺的所有NVM的解决方案,Aplus正致力于成为NVM设计与供应领域的领头羊.

摘要： 高阶路由器在构建高性能互联网络过程中起着至关重要的作用,然而想设计更高阶的路由器芯片就必须解决其缓冲区资源受限的问题.本文基于YARC结构设计出一种行缓冲资源集中化管理的YARC-STT结构,在利用STT-RAM这种新型非易失性存储器高密度、低漏电优点的同时隐藏了其高写入延迟的缺点.在Fattree-uniform下,优化后的YARC-STT结构与行缓冲区容量大小相同的传统YARC结构相比饱和吞吐率提高了57.69％.

摘要： 针对大数据环境下仿真应用的海量数据处理需求,参照面向大数据高通量计算的架构和技术特点,提出并定义了高通量仿真的概念和参考架构.针对高通量仿真中数据访问瓶颈问题,设计了基于分布式内存文件系统的高通量仿真数据存储和访问体系,并扩展集成了非易失性存储器进一步提高数据访问的吞吐量.通过对典型仿真应用的实验验证,表明采用分布式内存文件系统和非易失性存储器的高通量仿真存储系统能够有效提升高通量仿真数据存储与访问性能.

摘要： 新型非易失性存储器(non-volatile memory,NVM)具有扩展性好、静态能耗低、非易失性等特点,基于NVM的内存系统有望在未来补充甚至替代DRAM内存.但是NVM写延迟较长、写耐久性有限、动态写能耗高的问题,对NVM的实际应用产生了挑战.NVM内存系统如何影响应用程序,哪些因素会影响NVM内存系统的性能,是一个值得研究的问题.初步评测了NVM内存系统的性能,所提出的NVM内存包括两种:一种是只有NVM的内存(NVM-only memory);另一种是DRAM/NVM构成的混合内存.同时对比了NVM内存与DRAM内存的性能,分析了影响NVM内存系统的因素.最后,讨论了NVM内存系统研究的未来工作.

摘要： 内存计算作为一种新兴的技术,支持数据在存储单元内就地处理,减少了数据的移动并增加了数据的并行处理,在一定程度上弥补了冯·诺伊曼架构的缺陷.和传统易失随机存储介质相比,赛道型内存(Racetrack Memory)具有密度大、非易失且静态功耗低等特点,支持高效的内存计算.为解决性能与功耗问题,本文提出了一种新型的基于斯格明子(Skyrmion)介质的非易失性内存计算框架.该框架采用斯格明子赛道内存(Skyrmion-based Racetrack Memory)作为存储单元,采用斯格明子逻辑门(Skyrmion-basedLogic Gate)构成的加法/乘法器组成计算单元,无须大量CMOS电路辅助,设计复杂度大大降低.同时,本文通过在电路级优化存储单元读写端口数目与在系统级改进内存地址映射方式,大幅提高该框架的运行效率.实验结果表明,相比基于磁畴壁的非易失性内存计算框架,本文提出的框架在运行时间上节省了48.1％,同时在能耗上节省了42.9％.

摘要： 内存计算作为一种新兴的技术,支持数据在存储单元内就地处理,减少了数据的移动并增加了数据的并行处理,在一定程度上弥补了冯·诺伊曼架构的缺陷.和传统易失随机存储介质相比,赛道型内存(Racetrack Memory)具有密度大、非易失且静态功耗低等特点,支持高效的内存计算.为解决性能与功耗问题,本文提出了一种新型的基于斯格明子(Skyrmion)介质的非易失性内存计算框架.该框架采用斯格明子赛道内存(Skyrmion-based Racetrack Memory)作为存储单元,采用斯格明子逻辑门(Skyrmion-basedLogic Gate)构成的加法/乘法器组成计算单元,无须大量CMOS电路辅助,设计复杂度大大降低.同时,本文通过在电路级优化存储单元读写端口数目与在系统级改进内存地址映射方式,大幅提高该框架的运行效率.实验结果表明,相比基于磁畴壁的非易失性内存计算框架,本文提出的框架在运行时间上节省了48.1％,同时在能耗上节省了42.9％.

摘要： 内存计算作为一种新兴的技术,支持数据在存储单元内就地处理,减少了数据的移动并增加了数据的并行处理,在一定程度上弥补了冯·诺伊曼架构的缺陷.和传统易失随机存储介质相比,赛道型内存(Racetrack Memory)具有密度大、非易失且静态功耗低等特点,支持高效的内存计算.为解决性能与功耗问题,本文提出了一种新型的基于斯格明子(Skyrmion)介质的非易失性内存计算框架.该框架采用斯格明子赛道内存(Skyrmion-based Racetrack Memory)作为存储单元,采用斯格明子逻辑门(Skyrmion-basedLogic Gate)构成的加法/乘法器组成计算单元,无须大量CMOS电路辅助,设计复杂度大大降低.同时,本文通过在电路级优化存储单元读写端口数目与在系统级改进内存地址映射方式,大幅提高该框架的运行效率.实验结果表明,相比基于磁畴壁的非易失性内存计算框架,本文提出的框架在运行时间上节省了48.1％,同时在能耗上节省了42.9％.

摘要： 本发明提供一种数据存储装置，其包括非易失性存储器装置；以及控制器，其适于向非易失性存储器装置提供正常擦除命令或者精细擦除命令，其中非易失性存储器装置根据正常擦除命令执行第一正常擦除循环，并且根据精细擦除命令执行第一精细擦除循环，其中，第一正常擦除循环中，第一正常擦除电压和擦除验证电压施加于擦除目标存储器单元，而第一精细擦除循环中，第一精细擦除电压和擦除验证电压施加于擦除目标存储器单元。

摘要： 提供了一种非易失性存储器和具有该非易失性存储器的存储装置。根据本发明构思的非易失性存储器从存储数据的真实单元和存储互补数据的互补单元执行读操作，从而增大或最大化感测容限。另外，非易失性存储器将多个真实单元/互补单元连接至字线，从而显著减小存储器单元阵列的尺寸。

摘要： 用于非易失性存储器的地址管理，将整个逻辑地址空间划分成逻辑地址范围(0至15)，将物理地址空间划分成物理区(分段0至15)。使逻辑地址范围分别与物理区相关联，以管理所述地址。使逻辑地址范围的大小均衡。使与要存储诸如FAT之类被更频繁地重写的数据的逻辑地址范围(0)对应的物理区(分段(0))的大小比其它物理区的大小大，并分配逻辑地址范围和物理区。最为替换，使物理区的大小均衡，设置逻辑地址范围(0)的大小比其它逻辑地址范围的大小小。这样，物理区(分段)的实际重写频率彼此相等，由此能够延长非易失性存储器的寿命。

摘要： 该非易失性存储器单元由变化电阻型的非易失性存储器元件50和选择晶体管TR来构造，其中非易失性存储器元件50的一端连接到选择晶体管TR的一个源极/漏极区域15A并且连接到写入线WR，而选择晶体管TR的另一个源极/漏极区域15B连接到选择线SL。非易失性存储器元件50的另一端连接到位线BL。

摘要： 公开了一种非易失性存储器，其包括可连接到多条数据线的多个输入/输出焊盘、使能输入焊盘、使能输出焊盘和芯片地址初始化电路。芯片地址初始化电路通过多个输入/输出焊盘接收当前芯片地址，响应于通过使能输入焊盘接收的当前使能信号存储当前芯片地址，通过使能输出焊盘输出下一使能信号，并通过多个输入/输出焊盘输出下一芯片地址。

摘要： 本实施方式提供一种能够高速执行压缩的非易失性存储器、存储器系统及非易失性存储器的控制方法。根据本实施方式，非易失性存储器具备存储器芯片及指令处理部。在从控制器接收到用于压缩的第1指令的情况下，指令处理部将从存储器芯片的第1位置读取的数据保存在存储器中，将用于判断数据是否有效的有效判断信息发送到控制器，在从控制器接收到用于压缩的第2指令及特定出有效数据的有效特定信息的情况下，将存储器所保存的数据中的有效数据写入到存储器芯片的第2位置。

摘要： 一种非易失性存储器设备，包括：包括多个单级单元(SLC)的第一块，包括多个多级单元(MLC)的第二块，以及操作控制器，该操作控制器适于响应于从外部施加的读取命令：在正常模式中，对存储在第一块中的第一数据执行使用SLC方法的读取操作，或者对存储在第二块中的第二数据执行使用MLC方法的读取操作，以及在保护模式中，对第一数据执行使用MLC方法的读取操作，或者对第二数据执行使用SLC方法的读取操作。

摘要： 本公开涉及一种非易失性存储器装置。该非易失性存储器装置可以包括多个存储器区域和被配置成校正从外部装置传输的写入命令的控制逻辑。控制逻辑可以在确定写入命令的适合性后对写入命令进行校正，并且基于校正后的写入命令对目标存储器区域执行写入操作。控制逻辑可以基于与目标存储器区域相关联的检查信息来确定写入命令的适合性。

摘要： 本申请提供了一种非易失性存储器、存储装置及非易失性存储器的操作方法，所述非易失性存储器包括：片上集成于所述非易失性存储器内的静态随机存储器，用于保存编程程序运行时的数据；非易失性的第一存储区；以及控制器，与所述第一存储区和所述静态随机存储器耦接，并被配置为：在编程程序运行的情况下将接收的所述数据写入所述静态随机存储器，以及在发生电力异常事件的情况下将所述静态随机存储器保存的所述数据写入所述第一存储区。

摘要： 提供了非易失性存储器设备和包括非易失性存储器设备的存储设备。该非易失性存储器设备包括通过相同的通道连接到控制器的第一存储器芯片和第二存储器芯片。第一存储器芯片基于从控制器接收的时钟信号从第一内部时钟信号生成第一信号。第二存储器芯片基于该时钟信号从第二内部时钟信号生成第二信号，并且通过基于第一信号和第二信号之间的相位差延迟第二内部时钟信号，来基于第一信号的相位对第二信号执行相位校准操作。