非易失性存储器设备和包括非易失性存储器设备的存储设备

摘要

提供了非易失性存储器设备和包括非易失性存储器设备的存储设备。该非易失性存储器设备包括通过相同的通道连接到控制器的第一存储器芯片和第二存储器芯片。第一存储器芯片基于从控制器接收的时钟信号从第一内部时钟信号生成第一信号。第二存储器芯片基于该时钟信号从第二内部时钟信号生成第二信号，并且通过基于第一信号和第二信号之间的相位差延迟第二内部时钟信号，来基于第一信号的相位对第二信号执行相位校准操作。

说明书

相关申请的交叉引用

本申请基于2020年8月7日在韩国知识产权局提交的第10-2020-0099248号韩国专利申请并要求其优先权，其公开内容通过引用整体并入本文。

技术领域

本发明构思提供了存储器设备，更具体地，涉及包括多个存储器芯片的非易失性存储器设备和包括非易失性存储器设备的存储设备。

背景技术

存储设备可以包括非易失性存储器和控制该非易失性存储器的控制器。在相关技术中，与包括高速存储器(诸如动态随机存取存储器(dynamic random access memory，DRAM)或静态随机存取存储器(static random access memory，SRAM))的存储器系统相比，非易失性存储器和控制器之间的通信以低操作频率执行。然而，近来要求非易失性存储器和控制器之间的通信以高操作频率执行。

发明内容

根据本发明构思的方面，提供了非易失性存储器设备，该非易失性存储器设备包括：第一存储器芯片，被配置为基于从控制器接收的时钟信号从第一内部时钟信号生成第一信号；和第二存储器芯片，被配置为基于该时钟信号从第二内部时钟信号生成第二信号，并且通过基于第一信号和第二信号之间的相位差延迟第二内部时钟信号，来相对于第一信号的相位对第二信号执行相位校准操作，其中第一存储器芯片和第二存储器芯片通过相同的通道连接到控制器。

根据本发明构思的另一方面，提供了存储设备，包括：第一存储器芯片，被配置为基于接收的第一时钟信号从第一内部时钟信号生成第一信号；第二存储器芯片，被配置为基于第二时钟信号从第二内部时钟信号生成第二信号；和控制器，通过第一通道连接到第一存储器芯片，通过第二通道连接到第二存储器芯片，并且基于第一信号和第二信号之间的相位差延迟第二时钟信号，以基于第一信号的相位对第二信号执行相位校准操作。

根据本发明构思的另一方面，提供了非易失性存储器设备，包括：第一存储器芯片，被配置为基于从控制器接收的时钟信号从第一内部时钟信号生成第一信号；和第二存储器芯片，被配置为基于该时钟信号从第二内部时钟信号生成第二信号，并且通过基于第一信号和第二信号之间的相位差延迟第二内部时钟信号，来基于第一信号的相位对第二信号执行相位校准操作，其中第二存储器芯片包括：存储器单元区域，包括第一金属垫盘(pad)；和外围电路区域，包括第二金属垫盘并通过第一金属垫盘和第二金属垫盘垂直连接到存储器单元区域，并且其中外围电路区域包括：延迟电路，被配置为延迟时钟信号以生成第二内部时钟信号；和相位检测器，被配置为检测第一信号和第二信号之间的相位差，并且生成第三信号，第三信号具有根据检测到的相位差的占空比或者根据检测到的相位差的逻辑高电平或逻辑低电平。

根据本发明构思的另一方面，提供了非易失性存储器设备，包括：缓冲器芯片，被配置为根据从控制器接收的时钟信号生成第一时钟信号和第二时钟信号；第一存储器芯片，被配置为基于第一时钟信号从第一内部时钟信号生成第一信号；和第二存储器芯片，被配置为基于第二时钟信号从第二内部时钟信号生成第二信号，并且其中缓冲器芯片被配置为通过基于第一信号和第二信号之间的相位差延迟第二时钟信号，来基于第一信号的相位对第二信号执行相位校准操作。

附图说明

从以下结合附图的详细描述中，将更清楚地理解本发明构思的示例性实施例，其中：

图1是示意性示出根据本发明构思的示例实施例的存储设备的框图；

图2示出了图1的存储器设备；

图3更详细地示出了图1的存储设备；

图4是示出由图3的存储设备执行的占空比校正操作和相位校准操作的时序图；

图5是示出根据本发明构思的示例实施例的第一存储器芯片的占空比校正操作的框图；

图6是示意性示出根据本发明构思的示例实施例的占空比校正电路(dutycorrection circuit，DCC)的框图；

图7是示出图6的占空比调节(duty cycle adjustment，DCA)电路的电路图；

图8是示出根据本发明构思的示例实施例的第二存储器芯片的占空比校正操作和相位校准(phase calibration)操作的框图；

图9是示出根据本发明构思的示例实施例的图8的相位检测器的操作的时序图；

图10是详细示出根据本发明构思的示例实施例的图3的存储设备的框图；

图11是详细示出根据本发明构思的示例实施例的存储设备的框图；

图12是详细示出根据本发明构思的示例实施例的存储设备的框图；

图13是示出根据本发明构思的示例实施例的控制器以及第一存储器芯片和第二存储器芯片的操作的流程图；

图14A和14B是示出根据本发明构思的一些示例实施例的占空比校正序列的时序图；

图15是示出根据本发明构思的示例实施例的控制器以及第一存储器芯片和第二存储器芯片的操作的流程图；

图16是示意性示出根据本发明构思的示例实施例的存储设备的框图；

图17更详细地示出了图16的存储设备；

图18是示意性示出根据本发明构思的示例实施例的存储设备的框图；

图19更详细地示出了根据本发明构思的示例实施例的图18的存储设备；

图20更详细地示出了根据本发明构思的示例实施例的存储设备；

图21示意性地示出了根据本发明构思的示例性实施例的存储设备；

图22示出了根据本发明构思的示例实施例的存储设备；并且

图23是示出根据本发明构思的示例实施例的应用了存储器设备的SSD系统的示例的框图。

具体实施方式

图1是示意性示出根据本发明构思的示例实施例的存储设备SD1的框图。

参考图1，存储设备SD1可以包括存储器设备10和控制器50。存储器设备10可以是包括第一存储器芯片100和第二存储器芯片100a的非易失性存储器设备。第一存储器芯片100和第二存储器芯片100a可以通过相同的通道CH连接到控制器50，因此，可以通过相同的通道CH向控制器50发送数据和从控制器50接收数据。

存储器设备10可以包括多个存储器芯片，包括至少第一存储器芯片100和第二存储器芯片100a，因此，可以称为“多芯片存储器”。例如，第一存储器芯片100和第二存储器芯片100a中的每一个可以是双管芯封装(dual die package，DDP)或四管芯封装(quadrupledie package，QDP)。然而，本发明构思不限于此。在一些示例实施例中，存储器设备10可以被实施为包括多个存储器管芯的多管芯封装，所述多个存储器管芯包括至少第一存储器管芯和第二存储器管芯。下面提供的第一存储器芯片100和第二存储器芯片100a的描述可以同等地应用于第一存储器管芯和第二存储器管芯。

当存储器设备10被实施为多芯片存储器时，第一存储器芯片100和第二存储器芯片100a可以同时操作。例如，控制器50可以同时控制对第一存储器芯片100和第二存储器芯片100a的读取操作。随着控制器50和存储器设备10之间的数据输入输出速度增加，对第一存储器芯片100和第二存储器芯片100a之间的相位对齐的要求可能增加。

根据示例实施例，第二存储器芯片100a可以通过相对于第一存储器芯片100或基于第一存储器芯片100执行相位校准操作来对齐分别由连接到相同的通道CH的第一存储器芯片100和第二存储器芯片100a生成的第一信号和第二信号的相位，从而提高了存储器设备10的性能和可靠性。此外，存储器设备10可以通过在训练时段(例如，占空比校正电路(DCC)训练时段)中一起执行占空比校正操作和相位校准操作来减少相位校准操作所需的时间。

在一些示例实施例中，第一存储器芯片100和第二存储器芯片100a可以是非易失性存储器芯片。例如，第一存储器芯片100和第二存储器芯片100a可以是NAND闪存存储器芯片。例如，第一存储器芯片100和第二存储器芯片100a中的至少一个可以是垂直NAND(vertical NAND，VNAND)闪存芯片。垂直NAND闪存芯片可以包括沿垂直方向堆叠在衬底上的字线和分别包括分别连接到字线的多个存储器单元的单元串。然而，本发明构思不限于此，并且第一存储器芯片100和第二存储器芯片100a中的至少一个可以是电阻存储器芯片，诸如电阻随机存取存储器(resistive RAM，ReRAM)、相变随机存取存储器(phase changeRAM，PRAM)和磁随机存取存储器(magnetic RAM，MRAM)。

在一些示例实施例中，存储设备SD1可以是嵌入到电子设备中的内部存储器。例如，存储设备SD1可以是SSD、嵌入式通用闪存(Universal Flash Storage，UFS)存储器设备或嵌入式多媒体卡(embedded Multi-Media Card，eMMC)。在一些示例实施例中，存储设备SD1可以是可从电子设备拆卸的外部存储器。例如，存储设备SD1可以是UFS存储器卡、紧凑型闪存(Compact Flash，CF)存储器卡、安全数字(Secure Digital，SD)卡、微型安全数字(Micro Secure Digital，Micro-SD)卡、微型安全数字(Mini Secure Digital，Mini-SD)卡、极端数字(extreme digital，xD)卡或记忆棒。

图2示出了图1的存储器设备10。

参考图2，存储器设备10可以包括衬底SUB和多个存储器芯片100至100n。多个存储器芯片100至100n可以垂直堆叠在衬底SUB上。输入输出引脚Pn可以设置在衬底SUB上，并且多个存储器芯片100至100n的输入输出节点ND可以连接到输入输出引脚Pn。例如，输入输出引脚Pn和输入输出节点ND可以通过引线键合彼此连接。在这点上，对于引线键合，多个存储器芯片100至100n可以堆叠成在水平方向上具有偏斜。

图3更详细地示出图1的存储设备SD1。

参考图3，存储器设备10可以包括第一存储器芯片100和第二存储器芯片100a、以及第一引脚P1至第三引脚P3。第一存储器芯片100和第二存储器芯片100a可以共同连接到第一引脚P1至第三引脚P3中的每一个。控制器50可以包括第一引脚P1’至第三引脚P3’。第一引脚P1’至第三引脚P3’可以分别连接到第一引脚P1至第三引脚P3。

存储器设备10可以通过第一引脚P1从控制器50接收时钟信号CLK，并且通过第二引脚P2向控制器50发送数据选通信号DQS以及从控制器50接收数据选通信号DQS。此外，存储器设备10可以通过第三引脚P3从控制器50接收命令和地址，并且可以通过第三引脚P3向控制器50发送数据DQ和从控制器50接收数据DQ。例如，第三引脚P3可以包括8个输入输出引脚，但是本发明构思不限于此。在这点上，通过其发送/接收时钟信号CLK、数据选通信号DQS和数据DQ的信号线可以构成图1的通道CH。

在对存储器设备10的读取操作期间，存储器设备10可以接收时钟信号CLK，例如读使能信号nRE，并且输出数据选通信号DQS和数据DQ。在双倍数据速率(double data rate，DDR)模式下，可以与数据选通信号DQS的上升沿和下降沿同步地顺序输出数据DQ。因此，顺序输出的第一数据和第二数据的数据窗口可以分别对应于数据选通信号DQS的逻辑高时段和逻辑低时段。此时，因为数据选通信号DQS是基于时钟信号CLK生成的，所以第一数据和第二数据的数据窗口可以根据时钟信号CLK的逻辑高时段和逻辑低时段的比率来确定。

当时钟信号CLK中出现“占空比不匹配(duty mismatch)”时，时钟信号CLK的逻辑高时段可能不同于逻辑低时段，即，逻辑高时段和逻辑低时段之间的比率可能不是1∶1。此时，第一数据和第二数据可能具有不同的数据窗口，第一数据和第二数据的有效数据窗口可能减小，结果，存储器设备10的性能可能恶化。因此，需要通过基于时钟信号CLK执行占空比校正以便消除时钟信号CLK的占空比失配，来确保有效数据窗口的方法。

第一存储器芯片100可以基于时钟信号CLK从第一内部时钟信号CLKi生成第一信号SIG1。例如，第一存储器芯片100可以包括延迟电路110和占空比校正电路(DCC)120。延迟电路110可以从通过第一引脚P1接收的时钟信号CLK生成第一内部时钟信号CLKi。DCC 120可以通过对第一内部时钟信号CLKi执行第一占空比校正操作来生成第一信号SIG1。

第二存储器芯片100a可以基于时钟信号CLK从第二内部时钟信号CLKi’生成第二信号SIG2。例如，第二存储器芯片100a可以包括延迟电路110a和DCC 120a。延迟电路110a可以从通过第一引脚P1接收的时钟信号CLK生成第二内部时钟信号CLKi’。DCC 120a可以通过对第二内部时钟信号CLKi’执行第二占空比校正操作来生成第二信号SIG2。

在一些示例实施例中，第二存储器芯片100a还可以包括延迟锁定环(delaylocked loop，DLL)电路，并且第二存储器芯片100a可以使用DLL电路的DLL来执行相位校准操作。例如，第二存储器芯片100a的DLL电路可以接收第一信号SIG1和第二信号SIG2，并且可以基于第一信号SIG1和第二信号SIG2之间的相位差来控制延迟电路110a。因此，第二存储器芯片100a可以延迟第二内部时钟信号CLKi’，并且第一信号SIG1和第二信号SIG2的相位可以对齐。此时，第二存储器芯片100a可以在训练时段(例如，DLL训练时段)中与DLL训练操作一起执行相位校准操作。

图4是示出由图3的存储设备SD1执行的占空比校正操作和相位校准操作的时序图。

同时参考图3和图4，因为存储器设备10是异步系统并且不总是具有切换(toggling)信号，所以DCC 120和120a可以仅在施加时钟信号CLK的时段中执行占空比校正操作。在一些示例实施例中，存储器设备10可以通过使用读使能信号nRE作为时钟信号CLK来执行占空比校正操作。当在对存储器设备10执行读取操作的读取时段当中的输出读取数据的读出时段中执行占空比校正操作时，时钟占空比可以由占空比校正操作针对每个时钟周期而改变，结果，可以减小读取数据的有效数据窗口。

因此，在一些示例实施例中，DCC 120和120a可以在除读出时段之外的专用时段中执行占空比校正操作。在下文中，占空比校正操作的专用时段将被称为“DCC训练时段DCC_PD”，并且在DCC训练时段DCC_PD中执行的DCC 120和120a的操作将被称为“DCC训练”。在一实施例中，“DCC训练时段DCC_PD”可以包括先前确定的时钟周期数。在DCC训练时段DCC_PD期间，时钟信号CLK，例如读使能信号nRE，可以以预先确定的频率切换，而不管输出缓冲器(例如，图19中的143和243)的操作如何。

在一些示例实施例中，在DCC训练时段DCC_PD中，第一存储器芯片100可以向第N输入输出垫盘DQ_N提供第一信号SIG1，作为执行第一占空比校正操作的结果。第N输入输出垫盘DQ_N可以连接到第三输入输出引脚P3之一。此外，在DCC训练时段DCC_PD中，第二存储器芯片100a可以向第N+1输入输出垫盘DQ_N+1或第N-1输入输出垫盘DQ_N-1提供第二信号SIG2，作为执行第二占空比校正操作的结果。第N+1输入输出垫盘DQ_N+1或第N-1个输入输出垫盘DQ_N1可以连接到第三输入输出引脚P3中的另一个。此时，第一信号SIG1和第二信号SIG2之间可能出现相位差PD。为了在第一存储器芯片100和第二存储器芯片100a同时操作时改进存储器设备10的可靠性，有必要去除相位差PD。

因此，第二存储器芯片100a还可以包括相位检测器130a。相位检测器130a可以检测从第一存储器芯片100提供给第N输入-输出垫盘DQ_N的第一信号SIG1与从第二存储器芯片100a提供给第N+1输入-输出垫盘DQ_N+1的第二信号SIG2的相位差PD，从而生成第三信号SIG3并将生成的第三信号SIG3提供给DCC 120a。DCC 120a可以通过对第三信号SIG3执行占空比校正操作来生成控制信号，并将生成的控制信号提供给延迟电路110a。因此，延迟电路110a可以通过根据控制信号延迟时钟信号CLK来生成第二内部时钟信号CLKi’。

在本说明书中，第一存储器芯片100可以被称为“参考芯片”，并且第二存储器芯片100a可以被称为“目标芯片”。第二存储器芯片100a可以相对于或基于从作为参考芯片的第一存储器芯片100生成的第一信号SIG1(即，参考信号)的相位来执行相位校准操作。第一存储器芯片100和第二存储器芯片100a的配置可以相同或基本相同，并且尽管未示出，第一存储器芯片100也可以包括相位检测器。因此，在一些示例实施例中，第一存储器芯片100可以用作目标芯片，并且第二存储器芯片100a可以用作参考芯片。在一些示例实施例中，第一存储器芯片100可以相对于或基于在第二存储器芯片100a中生成的第二信号SIG2的相位来执行相位校准操作。

图5是示出根据本发明构思的示例实施例的第一存储器芯片100的占空比校正操作的框图。

参考图5，第一存储器芯片100可以包括延迟电路110、DCC 120和多路复用器151。延迟电路110可以通过第一垫盘101接收读使能信号nRE，并基于接收的读使能信号nRE生成第一内部读使能信号nRei。例如，延迟电路110可以包括多个反相器。当读使能信号nRE中出现占空比不匹配时，占空比不匹配也可能出现在第一内部读使能信号nREi中。即使当读使能信号nRE中没有出现占空比不匹配时，在经历延迟电路110时，占空比不匹配也可能出现在第一内部使能信号nREi中。

DCC 120可以通过对第一内部读使能信号nREi执行第一占空比校正操作来生成第一经校正的读使能信号nREc。DCC 120可以消除第一内部读使能信号nREi中出现的占空比不匹配，因此，第一经校正的读使能信号nREc的占空比(duty ratio)可以是1∶1。根据一些示例实施例，DCC 120可以具有用于执行第一占空比校正操作的各种配置。本文描述的DCC120的配置和操作是示例，并且本发明构思不限于此。

多路复用器151可以接收第一内部数据D1和第二内部数据D2，并根据第一经校正的读使能信号nREc从第一内部数据D1和第二内部数据D2生成第一信号SIG1。生成的第一信号SIG1可以输出到第N输入输出垫盘103。多路复用器151可以通过在第一经校正的读使能信号nREc的逻辑高时段中输出第一内部数据D1并在第一经校正的读使能信号nREc的逻辑低时段中输出第二内部数据D2，来生成第一信号SIG1。

在一些示例实施例中，第一存储器芯片100还可以包括随机数据生成器，并且第一内部数据D1和第二内部数据D2可以由随机数据生成器生成。在一些示例实施例中，第一存储器芯片100还可以包括寄存器，并且第一内部数据D1和第二内部数据D2可以是先前存储在寄存器中的数据。例如，第一内部数据D1可以是逻辑‘1’，并且第二内部数据D2可以是逻辑‘0’。在一些示例实施例中，在训练时段期间，即在相位校准操作时，第一内部数据D1可以被固定为逻辑‘1’(例如，电源电压VDD)，并且第二内部数据D2可以被固定为逻辑‘0’(例如，接地电压GND)。

图6是示意性示出根据本发明构思的示例实施例的DCC 120’的框图。

参考图6，DCC 120’可以对应于图5的DCC 120的一个示例。DCC 120’可以包括占空比调节(DCA)电路121、第一中继器(repeater)RPT 122和第二中继器RPT 123、电荷泵PUMP124、比较器COMP 125和上/下计数器UP/DN(up/down counter)126。DCA电路121可以通过调节内部读使能信号nREi的占空比来生成调节后的读使能信号nREa。

第一中继器RPT 122可以接收调节后的读使能信号nREa。第二中继器RPT 123可以根据第一中继器RPT 122的输出来输出第一时钟信号CLKP和第二时钟信号CLKN。第一时钟信号CLKP和第二时钟信号CLKN中的每一个可以具有基于调节后的读使能信号nREa的占空比。第二时钟信号CLKN可以相对于第一时钟信号CLKP具有反相。然而，本发明构思不限于此。在一些示例实施例中，第二中继器RPT 123可以基于调节后的读使能信号nREa输出时钟信号和参考信号。

电荷泵124可以通过电荷泵激(charge pumping)从第一时钟信号CLKP和第二时钟信号CLKN分别生成第一电荷泵信号CPUMPP和第二电荷泵信号CPUMPN。例如，第一电荷泵信号CPUMPP可以在第一时钟信号CLKP的逻辑高时段中增大，并且可以在第一时钟信号CLKP的逻辑低时段中减小。同样，第二电荷泵信号CPUMPN可以在第二时钟信号CLKN的逻辑高时段中增大，并在第二时钟信号CLKN的逻辑低时段中减小。因此，当第一时钟信号CLKP和第二时钟信号CLKN中出现占空比不匹配时，第一时钟信号CLKP中的逻辑高时段相对较长，并且第二时钟信号CLKN中的逻辑高时段相对较短，在第一时钟信号CLKP和第二时钟信号CLKN的多个时钟周期之后，第一电荷泵信号CPUMPP可以增大，并且第二电荷泵信号CPUMPN可以减小。

比较器125可以比较第一电荷泵信号CPUMPP和第二电荷泵信号CPUMPN，并生成比较结果信号CR。例如，当第一电荷泵信号CPUMPP大于第二电荷泵信号CPUMPN时，比较器125可以将比较结果信号CR生成为逻辑高，并且当第一电荷泵信号CPUMPP不大于第二电荷泵信号CPUMPN时，比较器125可以将比较结果信号CR生成为逻辑低。上/下计数器126可以从比较结果信号CR生成控制信号CS。例如，控制信号CS可以被生成为4位数字编码，当比较结果信号CR为逻辑高时，上/下计数器126可以将控制信号CS的编码增加1，而当比较结果信号CR为逻辑低时，上/下计数器126可以将控制信号CS的编码减少1。

图7是示出图6的DCA电路121的电路图。

参考图7，DCA电路121可以包括第一PMOS晶体管PM11至PM14、第二PMOS晶体管PM21至PM25、第一NMOS晶体管NM11至NM14和第二NMOS晶体管NM21至NM25。第一PMOS晶体管PM11至PM14可以共同连接到电源电压端子VDD。第一NMOS晶体管NM11至NM14可以共同连接到接地电压端子VSS。第一PMOS晶体管PM11至PM14和第一NMOS晶体管NM11至NM14可以由控制信号CS驱动。第二PMOS晶体管PM21至PM25和第二NMOS晶体管NM21至NM25可以由内部读使能信号nREi驱动。

例如，控制信号CS可以是4位数字编码。例如，当控制信号CS的编码增加1时，第一PMOS晶体管PM11至PM14中的一些可以截止，第一NMOS晶体管NM11至NM14中的一些可以导通。因此，与内部读取信号nREi相比，调节后的内部读取信号nREa的逻辑高时段可以被减少。例如，当控制信号CS的编码减少1时，第一PMOS晶体管PM11至PM14中的一些可以导通，并且第一NMOS晶体管NM11至NM14中的一些可以截止。因此，与内部读取信号nREi相比，调节后的内部读取信号nREa的逻辑高时段可以增加。

图8是示出根据本发明构思的示例实施例的第二存储器芯片100a的占空比校正操作和相位校准操作的框图。

参考图8，第二存储器芯片100a可以包括延迟电路110a、DCC 120a、相位检测器130a、多路复用器161a、以及第一输入缓冲器152a和第二输入缓冲器162a。延迟电路110a可以通过第一垫盘101a接收读使能信号nRE，并基于接收的读使能信号nRE生成第二内部读使能信号nREi’。例如，延迟电路110a可以包括多个反相器。延迟电路110a可以基本上类似于第一存储器芯片100的延迟电路110来实施。然而，由于诸如相对于第一存储器芯片100和第二存储器芯片100a的工艺变化或者相对于延迟电路110和延迟电路110a的工艺变化的原因，在第一内部读使能信号nREi和第二内部读使能信号nREi’之间可能出现相位差。

DCC 120a可以通过对第二内部读使能信号nREi’执行第二占空比校正操作来生成第二经校正的读使能信号nREc’。多路复用器161a可以接收第一内部数据D1和第二内部数据D2，并根据第二经校正的读使能信号nREc’从第一内部数据D1和第二内部数据D2生成第二信号SIG2。生成的第二信号SIG2可以输出到第N+1输入输出垫盘104a。DCC 120a和多路复用器161a可以分别基本上类似于图5的DCC 120和多路复用器151来实施，并且上面参考图5提供的描述也可以应用于本示例实施例。

第一输入缓冲器152a和第二输入缓冲器162a可以分别连接到第N输入输出垫盘103a和第N+1输入输出垫盘104a。例如，第一输入缓冲器152a可以缓冲通过第N输入输出垫盘103a从第一存储器芯片100接收的第一信号SIG1，并将缓冲的第一信号SIG1输出到相位检测器130a。第二输入缓冲器162a可以缓冲提供给第N+1输入输出垫盘104a的第二信号SIG2，并将缓冲的第二信号SIG2输出到相位检测器130a。相位检测器130a可以基于第一信号SIG1和第二信号SIG2之间的相位差生成第三信号SIG3，并将生成的第三信号SIG3提供给DCC 120a。

图9是示出根据本发明构思的示例实施例的图8的相位检测器130a的操作的时序图。

参考图9，相位差PD可能出现在第一信号SIG1和第二信号SIG2之间，因此，可能出现第一信号SIG1的上升沿和第二信号SIG2的上升沿之间的时间差。相位检测器130a可以生成在第一信号SIG1的逻辑高时段或第二信号SIG2的逻辑高时段中具有逻辑高电平的第三信号SIG3。例如，相位检测器130a可以包括OR门，因此，随着第一信号SIG1和第二信号SIG2之间的相位差PD增加，第三信号SIG3的逻辑高时段可以增加，并且第三信号SIG3的占空比可以增加。如上所述，相位检测器130a可以将第一信号SIG1和第二信号SIG2之间的相位差PD转换成第三信号SIG3的占空比。第三信号SI3G可以具有基于第一信号SIG1和第二信号SIG2之间的相位差PD的占空比(duty ratio或duty cycle)。

图10是详细示出根据本发明构思的示例实施例的图3的存储设备SD1的框图。

同时参考图3和图10，第一存储器芯片100的第一垫盘101至第四垫盘104可以分别连接到第二存储器芯片100a的第一垫盘101a至第四垫盘104a。例如，第一垫盘101和101a可以共同连接到第一引脚P1，以从控制器50接收读使能信号nRE。例如，第二垫盘102和102a可以共同连接到第二引脚P2，以向控制器50发送数据选通信号DQS和从控制器50接收数据选通信号DQS。例如，第三垫盘103和103a可以共同连接到第三引脚P3之一，以向控制器50发送数据和从控制器50接收数据，并且第四垫盘104和104a可以连接到第三引脚P3中的另一个，以向控制器50发送数据和从控制器50接收数据。根据一些示例实施例，第三垫盘103和103a可以被称为第N输入输出垫盘，而第四垫盘104和104a可以被称为第N+1输入输出垫盘。

第一存储器芯片100可以包括延迟电路110、DCC 120、多路复用器141、151和161、以及输入缓冲器142、152和162。多路复用器141和输入缓冲器142可以连接到第二垫盘102，多路复用器151和输入缓冲器152可以连接到第三垫盘103，多路复用器161和输入缓冲器162可以连接到第四垫盘104。尽管未示出，第一存储器芯片100还可以包括连接到第二至第四垫盘102、103和104中的每一个的输出缓冲器。

延迟电路110可以从读使能信号nRE生成第一内部读使能信号nREi，并将生成的第一内部读使能信号nREi提供给DCC 120。DCC 120可以通过对第一内部读使能信号nREi执行第一占空比校正操作DCC 1来生成第一经校正的读使能信号nREc。例如，DCC 120可以包括DCA电路121、中继器122、122’和123、电荷泵124、比较器125和上/下计数器126，并且上面参考图6提供的描述也可以应用于本示例实施例。

多路复用器151可以接收第一内部数据D1和第二内部数据D2，并根据第一经校正的读使能信号nREc从第一内部数据D1和第二内部数据D2生成第一信号SIG1。生成的第一信号SIG1可以输出到第三垫盘103。在一些示例实施例中，当对第一内部读使能信号nREi的第一占空比校正操作DCC1完成时，第一存储器芯片100可以向第三垫盘103输出第一信号SIG1。

第二存储器芯片100a可以包括延迟电路110a、DCC 120a、相位检测器130a、多路复用器141a、151a、161a、和输入缓冲器142a、152a、162a。复用器141a和输入缓冲器142a可以连接到第二垫盘102a，复用器151a和输入缓冲器152a可以连接到第三垫盘103a，复用器161a和输入缓冲器162a可以连接到第四垫盘104a。尽管未示出，第二存储器芯片100a还可以包括分别连接到第二至第四垫盘102a、103a和104a的输出缓冲器。

延迟电路110a可以从读使能信号nRE生成第二内部读使能信号nREi’，并将生成的第二内部读使能信号nREi’提供给DCC 120a。DCC 120a可以通过对第二内部读使能信号nREi’执行第二占空比校正操作DCC2来生成第二经校正的读使能信号NReC’。例如，DCC120a可以包括DCA电路121a、中继器122a、122a’和123a、电荷泵124a、比较器125a和上/下计数器126a，并且上面参考图6提供的描述也可以应用于本示例实施例。

多路复用器161a可以接收第一内部数据D1和第二内部数据D2，并根据第二经校正的读使能信号nREc’从第一内部数据D1和第二内部数据D2生成第二信号SIG2。生成的第二信号SIG2可以输出到第四垫盘104a。在一些示例实施例中，当对第二内部读使能信号nREi’的第二占空比校正操作DCC2完成时，第二存储器芯片100a可以向第四垫盘104a输出第二信号SIG2。

相位检测器130a可以连接到输入缓冲器152a和162a的输出端子，并且可以从输入缓冲器152a和162a接收第一信号SIG1和第二信号SIG2。相位检测器130a可以根据第一信号SIG1和第二信号SIG2之间的相位差PD生成具有占空比(duty ratio或duty cycle)的第三信号SIG3。在一些示例实施例中，相位检测器130a可以在第一存储器芯片100的第一占空比校正操作DCC1和第二存储器芯片100a的第二占空比校正操作DCC2完成之后被启用。

DCC 120a还可以包括第一开关SW1至第四开关SW4。第一开关SW1可以设置在中继器123a和电荷泵124a之间。第二开关SW2可以设置在上/下计数器126a和DCA电路121a之间。第三开关SW3可以设置在相位检测器130a和电荷泵124a之间。第四开关SW4可以设置在上/下计数器126a和延迟电路110a之间。在下文中，将详细描述根据第一开关SW1至第四开关SW4的开/关操作的第二占空比校正操作DCC2和第二存储器芯片100a的相位校准操作。

在其中执行第二存储器芯片100a的第二占空比校正操作DCC2的第一时段中，第一开关SW1和第二开关SW2可以接通，并且第三开关SW3和第四开关SW4可以断开。因此，在第一时段中，可以在DCC 120a中形成第二内部读使能信号nREi’的DCC环路，并且DCC 120a可以通过对第二内部读使能信号nREi’执行第二占空比校正操作DCC2’来生成第二经校正的读使能信号nREc’。

在其中执行第二存储器芯片100a的相位校准操作的第二时段中，第一开关SW1和第二开关SW2可以断开，并且第三开关SW3和第四开关SW4可以接通。因此，在第二时段中，可以形成第三信号SIG3的DCC环路。在一些示例实施例中，电荷泵124a可以通过电荷泵激从第三信号SIG3生成电荷泵信号，并且比较器125a可以将电荷泵信号与参考信号进行比较，并生成比较结果信号CRa。在一些示例实施例中，电荷泵124a可以通过接收第三信号SIG3和反相的第三信号来生成第一电荷泵信号和第二电荷泵信号，并且比较器125a可以通过比较第一电荷泵信号和第二电荷泵信号来生成比较结果信号CRa。上/下计数器126a可以基于比较结果信号CRa生成控制信号CSa，并将生成的控制信号CSa提供给延迟电路110a。

延迟电路110a可以通过根据从上/下计数器126a接收的控制信号CSa调节相对于读使能信号nRE的延迟时间来生成第二内部读使能信号nREi’。因此，从第二内部读使能信号nREi’生成的第二信号SIG2的相位可以与第一信号SIG1的相位相同，并且第一信号SIG1和第二信号SIG2的相位可以对齐。

图11是详细示出根据本发明构思的示例实施例的存储设备SD1a的框图。

参考图11，存储设备SD1a可以对应于图10的存储设备SD1的修改示例，并且上面参考图10提供的描述也可以应用于本示例实施例。第二存储器芯片100a’可以包括DCC 120a’和相位检测器130a’。相位检测器130a’可以根据第一信号SIG1和第二信号SIG2之间的相位差生成具有逻辑高电平或逻辑低电平的第三信号SIG 3’，并将生成的第三信号SIG 3’提供给上/下计数器126a’。在其中执行第二存储器芯片100a’的相位校准操作的第二时段中，第一开关SW1和第二开关SW2可以断开，并且第四开关SW4和第五开关SW5可以接通。上/下计数器126a’可以基于第三信号SIG3’生成控制信号CSa，并将生成的控制信号CSa提供给延迟电路110a。

图12是详细示出根据本发明构思的示例实施例的存储设备SD1b的框图。

同时参考图3和图12，存储设备SD1b可以包括第一存储器芯片100’、第二存储器芯片100a”和控制器50。存储设备SD1b可以对应于图10的存储设备SD1的修改示例，并且上面参考图10提供的描述也可以应用于本示例实施例。

第一存储器芯片100’可以包括延迟电路110、延迟单元127、中继器122、122’和123、相位检测器128、控制电路CTRL 129、多路复用器141、151和161、输入缓冲器142、152和162、以及第一垫盘101至第四垫盘104。例如，延迟单元127、中继器122、122’和123、相位检测器128和控制电路129可以形成DLL，因此，可以执行第一DLL操作DLL1。

相位检测器128可以根据中继器123的输出信号和读使能信号nRE之间的相位差生成具有逻辑高电平或逻辑低电平的相位检测信号PDS。控制电路129可以根据相位检测信号PDS生成用于控制延迟单元127的控制信号CS’。延迟单元127可以根据控制信号CS’调节相对于第一内部读使能信号nREi的延迟时间。

第二存储器芯片100a”可以包括延迟电路110a、延迟单元127a、中继器122a、122a’和123a、相位检测器130a”、控制电路129a、多路复用器141a、151a和161a、输入缓冲器142a、152a和162a、第一开关SW1和第六开关SW6、以及第一垫盘101a至第四垫盘104a。例如，延迟单元127a、中继器122a、122a’和123a、相位检测器130a”和控制电路129a可以形成DLL，因此，可以执行第二DLL操作DLL2。

相位检测器130a”可以连接到输入缓冲器152a和162a的输出端子，并且可以从输入缓冲器152a和162a接收第一信号SIG1和第二信号SIG2。相位检测器130a”可以根据第一信号SIG1和第二信号SIG2之间的相位差生成具有逻辑高电平或逻辑低电平的第三信号SI3G”。在一些示例实施例中，相位检测器130a”可以在第一存储器芯片100’的第一DLL操作DLL1和第二存储器芯片100a”的第二DLL操作DLL2完成之后被启用。

在其中执行第二存储器芯片100a”的第二DLL操作的第一时段中，第一开关SW1和第六开关SW6可以接通。相位检测器130a”可以根据中继器123a的输出信号和读使能信号nRE之间的相位差，生成具有逻辑高电平或逻辑低电平的第三信号SIG3”。控制电路129a可以根据第三信号SIG3”生成用于控制延迟单元127a的控制信号CSa’。延迟单元127a可以根据控制信号CSa’调节相对于第二内部读使能信号nREi’的延迟时间。

在其中执行第二存储器芯片100a”的相位校准操作的第二时段中，第一开关SW1和第六开关SW6可以断开。相位检测器130a”可以根据从输入缓冲器152a和162a接收的第一信号SIG1和第二信号SIG2之间的相位差，生成具有逻辑高电平或逻辑低电平的第三信号SIG3”。在一些示例实施例中，控制电路129a可以从第三信号SIG3”生成控制信号CSa’，并且延迟单元127a可以根据控制信号CSa’调节相对于第二内部读使能信号nREi’的延迟时间。因此，从延迟单元127a的输出生成的第二信号SIG2的相位可以与第一信号SIG1的相位相同，并且第一信号SIG1和第二信号SIG2的相位可以对齐。

图13是示出根据本发明构思的示例实施例的控制器50以及第一存储器芯片100和第二存储器芯片100a的操作的流程图。

参考图13，在操作S110中，控制器50发出指示启动DCC训练的DCC开始命令(CMD)，并激活时钟信号CLK。例如，DCC开始命令可以被实施为设置特征命令(set featurecommand)。例如，DCC开始命令可以对应于占空比校正开始命令。例如，时钟信号CLK可以是读使能信号nRE。在操作S120中，控制器50向第一存储器芯片100和第二存储器芯片100a发送DCC开始命令和激活的时钟信号CLK。例如，DCC启动命令可以通过第三引脚P3’从控制器50发送到第一存储器芯片100和第二存储器芯片100a，并且时钟信号CLK可以通过第一引脚P1’从控制器50发送到第一存储器芯片100和第二存储器芯片100a。

在操作S130中，第一存储器芯片100对时钟信号CLK执行占空比校正操作。第一存储器芯片100可以从时钟信号CLK生成第一信号SIG1，作为执行占空比校正操作的结果。在操作S135中，第二存储器芯片100a对时钟信号CLK执行占空比校正操作。第二存储器芯片100a可以从时钟信号CLK生成第二信号SIG2，作为执行占空比校正操作的结果。在一些示例实施例中，操作S130和S135可以顺序执行。在一些示例实施例中，操作S130和S135可以并行执行。

在操作S140中，第一存储器芯片100通过第N输入输出垫盘将第一信号SIG1发送到第二存储器芯片100a。例如，第N输入输出垫盘可以与通过其发送/接收第N数据DQ_N的输入输出垫盘相对应。在一些示例实施例中，第一信号SIG1可以与作为基于时钟信号CLK执行占空比校正操作的结果而生成的校正时钟信号相对应。

在操作S150中，第二存储器芯片100a检测第一信号SIG1和第二信号SIG2之间的相位差，并基于该相位差生成具有占空比(duty ratio或duty cycle)的第三信号SIG3。在操作S160中，第二存储器芯片100a基于第三信号SIG3执行相位校准操作。在操作S170中，第二存储器芯片100a控制延迟电路110a。上面参考图10至12提供的描述可以应用于操作S150至S170。

在操作S180中，控制器50发出指示DCC训练的结束的DCC结束命令，并且去激活(inactivate)时钟信号CLK。例如，控制器50可以基于先前确定的相对于DCC训练时段的时钟周期数来确定发出DCC结束命令的定时(timing)。例如，DCC结束命令可以被实施为设置特征命令。例如，DCC结束命令可以对应于占空比校正结束命令。在操作S190中，控制器50向第一存储器芯片100和第二存储器芯片100a发送DCC结束命令和去激活的时钟信号CLK。

图14A和14B是示出根据本发明构思的一些示例实施例的占空比校正序列的时序图。

参考图14A，占空比校正序列可以被定义为设置特征类型。控制器可以在非易失性存储器设备的正常操作之前发出设置特征命令。例如，设置特征命令是用于设置非易失性存储器设备的特征或操作条件的命令。在一些示例实施例中，通过接收设置特征命令来启动占空比校正使能序列。例如，占空比校正序列可以包括第一时段PR1至第三时段PR3。

在第一时段PR1中，通过数据线(例如，连接到图3中第三引脚P3的信号线)顺序的施加第一设置特征命令SF1和地址ADDR，然后，可以发送指示占空比校正操作的开始的写入数据WD。通过在第一时段PR1中施加的写入数据WD，可以将非易失性存储器设备的操作特征修改为正常操作中的占空比校正序列。在写入数据WD被发送之后，就绪/忙碌

在第二时段PR2中，通过数据线顺序施加随机读取命令RR和地址ADDR，然后，可以发送随机读取数据RD。在一些示例实施例中，非易失性存储器设备可以包括随机数据生成器，并且可以输出由随机数据生成器生成的随机数据作为随机读取数据RD。在一些示例实施例中，非易失性存储器设备可以包括寄存器，并且可以输出先前存储在寄存器中的数据作为随机读取数据RD。

在第三时段PR3，通过数据线顺序施加第二设置特征命令SF2和地址ADDR，然后，可以施加指示占空比校正操作的结束的写入数据WD。通过第三时段PR3中施加的写入数据WD，可以将非易失性存储器设备的操作特征修改为占空比校正序列中的正常操作。在写入数据WD被发送之后，就绪/忙碌

参考图14B，占空比校正序列可以被定义为命令类型。首先，通过数据线顺序施加占空比校正开始命令DCS和地址ADDR，因此，可以在非易失性存储器设备中启动占空比校正操作，并且可以启动DCC训练时段。在这点上，占空比校正开始命令可以被称为占空比校正使能命令。

随后，可以通过DCC训练通过数据线发送随机读取数据RD。随后，通过数据线顺序施加占空比校正结束命令DCE和地址ADDR，因此，占空比校正操作可以在非易失性存储器设备中结束，并且DCC训练时段可以结束。在一些示例实施例中，占空比校正结束命令DCE可以被称为占空比校正禁用命令。

在图14A或14B中所示的占空比校正序列期间，时钟信号CLK，例如读使能信号nRE，可以被激活并切换到某个频率。在占空比校正序列启动之后，读使能信号nRE根据非易失性存储器设备的操作环境或DCC能力来切换数十或数百个周期。通过使用读使能信号nRE的切换，每个存储器芯片中包括的DCC可以校正可能出现在内部读使能信号nRE中的占空比不匹配，此外，目标芯片中包括的相位检测器可以相对于由参考芯片生成的参考信号执行相位校准操作。在占空比校正序列结束之后，非易失性存储器设备可以启动正常读取操作或编程操作。当占空比校正序列结束时，当在相对于非易失性存储器设备的正常读取操作或编程操作期间输入时钟信号时，每个存储器芯片中包括的DCC可以继续提供占空比校正的时钟信号。

在一些示例实施例中，可以在向非易失性存储器设备施加电源的加电序列(power-up sequence)之后执行占空比校正序列。在一些示例实施例中，可以在非易失性存储器设备的空闲状态下周期性地执行占空比校正序列。在一些示例实施例中，可以在非易失性存储器设备的读取时段中包括的读出时段之前的读取等待(read latency)时段的一部分中执行占空比校正序列。

图15是示出根据本发明构思的示例实施例的控制器50以及第一存储器芯片100和第二存储器芯片100a的操作的流程图。

参考图15，在操作S110中，控制器50发出指示DCC训练的开始的DCC开始命令，并激活时钟信号CLK。例如，DCC开始命令可以被实施为设置特征命令。例如，DCC开始命令可以对应于占空比校正开始命令。例如，时钟信号CLK可以是读使能信号nRE。在操作S120中，控制器50向第一存储器芯片100和第二存储器芯片100a发送DCC开始命令和激活的时钟信号CLK。例如，DCC开始命令可以通过第三引脚P3’从控制器50发送到第一存储器芯片100和第二存储器芯片100a，并且时钟信号CLK可以通过第一引脚P1’从控制器50发送到第一存储器芯片100和第二存储器芯片100a。

在操作S130中，第一存储器芯片100对时钟信号CLK执行占空比校正操作。第一存储器芯片100可以从时钟信号CLK生成第一信号SIG1，作为执行占空比校正操作的结果。在操作S135中，第二存储器芯片100a对时钟信号CLK执行占空比校正操作。第二存储器芯片100a可以从时钟信号CLK生成第二信号SIG2，作为执行占空比校正操作的结果。在一些示例实施例中，操作S130和S135可以顺序执行。在一些示例实施例中，操作S130和S135可以并行执行。

在操作S180中，控制器50发出指示DCC训练的结束的DCC结束命令，并且去激活时钟信号CLK。例如，DCC结束命令可以被实施为设置特征命令。例如，DCC结束命令可以对应于占空比校正结束命令。在操作S190中，控制器50向第一存储器芯片100和第二存储器芯片100a发送DCC结束命令和去激活的时钟信号CLK。

在操作S210中，控制器50发出指示相位校准操作的开始的相位校准PC开始命令。在操作S220中，控制器50向第一存储器芯片100和第二存储器芯片100a发送相位校准PC开始命令。在操作S230中，第一存储器芯片100将第一信号SIG1发送到第二存储器芯片100a。在操作S240中，第二存储器芯片100a执行相位校准操作。例如，操作S240可以包括图13的操作S150至S170。在操作S250中，控制器50发出指示相位校准操作的结束的相位校准PC结束命令。在操作S260中，控制器50向第一存储器芯片100和第二存储器芯片100a发送相位校准结束PC命令。

图16是示意性示出根据本发明构思的示例实施例的存储设备SD2的框图。

参考图16，存储设备SD2可以包括第一存储器设备10a和第二存储器设备20以及控制器50a，并且第一存储器设备10a可以通过第一通道CH1连接到控制器50a，并且第二存储设备20可以通过第二通道CH2连接到控制器50a。第一存储器装置10a可以包括至少包括第一存储器芯片100和第二存储器芯片100a的多个存储器芯片，因此，包括第一存储器芯片100和第二存储器芯片100a的所述多个存储器芯片可以通过第一通道CH1向控制器50a发送数据和从控制器50a接收数据。第二存储装置20可以包括至少包括第一存储器芯片200和第二存储器芯片200a的多个存储器芯片，因此，包括第一存储器芯片200和第二存储器芯片200a的所述多个存储器芯片可以通过第二通道CH2向控制器50a发送数据和从控制器50a接收数据。

第一存储器设备10a中包括的多个存储器芯片可以如图1至图14所示相对于或基于由作为多个存储器芯片之一的第一存储器芯片100生成的第一信号来执行相位校准操作，并且因此，由第一存储器设备10a的多个存储器芯片生成的信号的相位可以对齐。类似地，第二存储器设备20中包括的多个存储器芯片可以如图1至图14所示相对于或基于由作为多个存储器芯片之一的第一存储器芯片200生成的第二信号来执行相位校准操作，并且因此，由第二存储器设备20的多个存储器芯片生成的信号的相位可以对齐。

此外，控制器50a可以基于从作为连接到第一通道CH1的多个存储器芯片之一的第一存储器芯片100接收的第一信号和从作为连接到第二通道CH2的多个存储器芯片之一的第一存储器芯片200接收的第二信号的相位差来执行相位校准操作。例如，控制器50a可以基于第一信号的相位来校准第二信号的相位。

如上所述，根据本示例实施例，控制器50a可以在连接到相同的通道的存储器芯片之间执行相位校准操作。此外，根据本示例实施例，控制器50a可以在连接到不同通道的存储器芯片之间执行相位校准操作。在下文中，将参考图17描述连接到不同通道的存储器芯片之间的相位校准操作。

图17更详细地示出了图16的存储设备SD2。

参考图17，第一存储器设备10a可以包括第一引脚P1和第二引脚P2。包括第一存储器芯片100的多个存储器芯片可以共同连接到第一引脚P1和第二引脚P2中的每一个。第二存储器设备20可以包括第一引脚P1a和第二引脚P2a。包括第一存储器芯片200的多个存储器芯片可以共同连接到第一引脚P1a和第二引脚P2a中的每一个。控制器50a可以包括多个引脚P1’、P2’、P1a’和P2a’。引脚P1’和P2’可以分别连接到第一存储器设备10a的第一引脚P1和第二引脚P2。引脚P1a’和P2a’可以分别连接到第二存储器设备20的第一引脚P1a和第二引脚P2a。

第一存储器设备10a可以通过第一引脚P1从控制器50a接收第一时钟信号CLK1，并且通过第二引脚P2向控制器50a发送第一数据选通信号DQS1和从控制器50a接收第一数据选通信号DQS1。在DCC训练时段中，第一存储器设备10a中包括的第一存储器芯片100可以基于第一时钟信号CLK1执行占空比校正操作。例如，延迟电路110可以从第一时钟信号CLK1生成第一内部时钟信号CLK1i，并且DCC 120可以对第一内部时钟信号CLK1i执行占空比校正操作。执行占空比校正操作的结果可以输出为第一数据选通信号DQS1。第一存储器设备10a可以通过第二引脚P2向控制器50a提供第一数据选通信号DQS1。

第二存储器设备20可以通过第一引脚P1a从控制器50a接收第二时钟信号CLK2，并且通过第二引脚P2a向控制器50a发送第二数据选通信号DQS2以及从控制器50a接收第二数据选通信号DQS2。在DCC训练时段中，第二存储器设备20中包括的第一存储器芯片200可以基于第二时钟信号CLK2执行占空比校正操作。例如，延迟电路210可以从第二时钟信号CLK2生成第二内部时钟信号CLK2i，并且DCC 220可以对第二内部时钟信号CLK2i执行占空比校正操作。执行占空比校正操作的结果可以被输出作为第二数据选通信号DQS2，并且第二存储器设备20可以通过第二引脚P2a向控制器50a提供第二数据选通信号DQS2。

控制器50a还可以包括相位检测器510、DCC 520和延迟电路530。相位检测器510可以通过引脚P2’从第一存储器设备10接收第一数据选通信号DQS1，并通过引脚P2a’从第二存储器设备20接收第二数据选通信号DQS2。相位检测器510可以检测第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差，并基于检测到的相位差生成具有占空比(duty ratio或duty cycle)的相位检测信号PDS1。

DCC 520可以包括电荷泵521、比较器522和上/下计数器523。DCC 520可以基本上类似于图6的DCC 120’来实施，并且上面参考图6提供的描述也可以应用于本示例实施例。在一些示例实施例中，电荷泵521可以通过电荷泵激从相位检测信号PDS1生成电荷泵信号，并且比较器522可以将电荷泵信号与参考信号进行比较，并生成比较结果信号CRb。在一些示例实施例中，电荷泵521可以通过接收相位检测信号PDS1和经反相的相位检测信号来生成第一电荷泵信号和第二电荷泵信号，并且比较器522可以通过比较第一电荷泵信号和第二电荷泵信号来生成比较结果信号CRb。上/下计数器523可以基于比较结果信号CRb生成控制信号CSb，并将生成的控制信号CSb提供给延迟电路530。在一些示例实施例中，相位检测器510可以检测第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差，并生成具有根据检测到的相位差的逻辑高电平或逻辑低电平的输出信号。相位检测器510可以将生成的输出信号提供给上/下计数器523。

延迟电路530可以通过根据从上/下计数器523接收的控制信号CSb调节相对于时钟信号CLK的延迟时间来生成第二时钟信号CLK2。因此，第二时钟信号CLK2的相位可以与例如第一时钟信号CLK1的相位同步，结果，第二数据选通信号DQS2的相位可以与第一数据选通信号DQS1的相位对齐。因此，存储设备SD2可以对分别连接到不同的第一通道CH1和第二通道CH2的第一存储器设备10a和第二存储器设备20执行相位校准操作。

在一些示例实施例中，控制器50a还可以包括DLL电路，并且使用DLL电路的DLL来执行相位校准操作。例如，控制器50a的DLL电路可以接收第一数据选通信号DQS1和第二数据选通信号DQS2，并且DLL电路可以基于第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差来控制延迟电路53。因此，延迟电路530可以延迟第二时钟信号CLK2，并且第一数据选通信号DQS1和第二数据选通信号DQS2的相位可以对齐。此时，控制器50a可以在DLL训练时段中连同DLL训练操作一起执行相位校准操作。

图18是示意性示出根据本发明构思的示例实施例的存储设备SD3的框图。

参考图18，存储设备SD3可以包括第一存储器设备10a和第二存储器设备20、缓冲器芯片30和控制器50b。与图16的存储设备SD2相比，根据本示例实施例的存储设备SD3还可以包括缓冲器芯片30。缓冲器芯片30可以连接在控制器50b与第一存储器设备10a和第二存储器设备20之间，并且可以被称为频率提升接口(frequency boosting interface，FBI)电路。在一些示例实施例中，第一存储器设备10a和第二存储器设备20以及缓冲器芯片30可以被实施为单个封装，并且可以被称为非易失性存储器设备。

第一存储器设备10a可以通过第一通道CH1连接到缓冲器芯片30。第二存储器设备20可以通过第二通道CH2连接到缓冲器芯片30。缓冲器芯片30可以通过第三通道CH3连接到控制器50b。第一存储器装置10a可以包括至少包括第一存储器芯片100和第二存储器芯片100a的多个存储器芯片，因此，包括第一存储器芯片100和第二存储器芯片100a的所述多个存储器芯片可以通过第一通道CH1向缓冲器芯片30发送数据和从缓冲器芯片30接收数据。第二存储器设备20可以包括至少包括第一存储器芯片200和第二存储器芯片200a的多个存储器芯片，因此，包括第一存储器芯片200和第二存储器芯片200a的所述多个存储器芯片可以通过第二通道CH2向缓冲器芯片30发送数据和从缓冲器芯片30接收数据。

第一存储器设备10a中包括的多个存储器芯片可以如图1至图14所示，相对于由作为多个存储器芯片之一的第一存储器芯片100生成的第一信号执行相位校准操作。因此，由第一存储器设备10a的多个存储器芯片生成的信号的相位可以对齐。类似地，第二存储器设备20中包括的多个存储器芯片可以如图1至图14所示，相对于由作为多个存储器芯片之一的第一存储器芯片200生成的第二信号执行相位校准操作。因此，由第二存储器设备20的多个存储器芯片生成的信号的相位可以对齐。

此外，缓冲器芯片30可以基于从作为连接到第一通道CH1的多个存储器芯片之一的第一存储器芯片100接收的第一信号和从作为连接到第二通道CH2的多个存储器芯片之一的第一存储器芯片200接收的第二信号的相位差，对第一信号和第二信号执行相位校准操作。例如，缓冲器芯片30可以基于第一信号的相位来校准第二信号的相位。

如上所述，根据本示例实施例，缓冲器芯片30可以在连接到相同的通道的存储器芯片之间执行相位校准操作。此外，根据本示例实施例，缓冲器芯片30可以在连接到不同通道的存储器芯片之间执行相位校准操作。在下文中，将参考图19描述连接到不同通道的存储器芯片之间的相位校准操作。

图19更详细地示出根据本发明构思的示例实施例的图18的存储设备SD3。

参考图18和图19，第一存储器芯片100可以包括内部电路110’、输入缓冲器142、输出缓冲器143、以及第一垫盘101和第二垫盘102。输入缓冲器142和输出缓冲器143可以连接到第二垫盘102。内部电路110’可以通过第一垫盘101从缓冲器芯片30或控制器50b接收第一读使能信号nRE1，并从第一读使能信号nRE1生成第一数据选通信号DQS1。根据示例实施例，第一存储器芯片100可以基本上类似于如图10、11、12或17所示的第一存储器芯片100来实施，并且上面参考图10至12以及图17提供的描述也可以应用于本示例实施例。

第一存储器芯片200可以包括内部电路210’、输入缓冲器242、输出缓冲器243以及第一垫盘201和第二垫盘202。输入缓冲器242和输出缓冲器243可以连接到第二垫盘202。内部电路210’可以通过第一垫盘201从缓冲器芯片30或控制器50b接收第二读使能信号nRE2，并从第二读使能信号nRE2生成第二数据选通信号DQS2。第一存储器芯片200可以基本上类似于如图10、11、12或17所示的第一存储器芯片100来实施并且上面参考图10至12以及图17提供的描述也可以应用于本示例实施例。

缓冲器芯片30或控制器50b可以包括相位检测器310a、DCC 320、延迟电路330和垫盘301a至304。缓冲器芯片30或控制器50b可通过垫盘301a向第一存储器芯片100提供第一读使能信号nRE1，并通过垫盘303向第一存储器芯片200提供第二读使能信号nRE2。此外，缓冲器芯片30或控制器50b可以通过垫盘302向第一存储器芯片100发送和从第一存储器芯片100接收第一数据选通信号DQS1，并且通过垫盘304向第一存储器芯片200发送和从第一存储器芯片200接收第二数据选通信号DQS2。

相位检测器310a可以检测第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差，并基于检测到的相位差生成具有占空比(duty ratio或duty cycle)的相位检测信号PDS2。DCC 320可以包括电荷泵321、比较器322和上/下计数器323。DCC 320可以基本上类似于图6的DCC 120’来实施，并且上面参考图6提供的描述也可以应用于本示例实施例。在一些示例实施例中，电荷泵321可以通过电荷泵激从相位检测信号PDS2生成电荷泵信号，比较器332可以将电荷泵信号与参考信号进行比较，并生成比较结果信号CRc。在一些示例实施例中，电荷泵331可以通过接收相位检测信号PDS2和经反相的相位检测信号来生成第一电荷泵信号和第二电荷泵信号，并且比较器322可以通过比较第一电荷泵信号和第二电荷泵信号来生成比较结果信号CRc。上/下计数器323可以基于比较结果信号CRc生成控制信号CSc，并将生成的控制信号CSc提供给延迟电路330。

在一些示例实施例中，相位检测器310a可以检测第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差，并生成具有根据检测到的相位差的逻辑高电平或逻辑低电平的输出信号。相位检测器310a可以将生成的输出信号提供给上/下计数器323。

延迟电路330可以通过根据从上/下计数器323接收的控制信号CSc调节相对于读使能信号nRE的延迟时间来生成第二读使能信号nRE2。因此，第二读使能信号nRE2的相位可以与例如第一读使能信号nRE1的相位对齐，结果，第二数据选通信号DQS2的相位可以与第一数据选通信号DQS1的相位对齐。因此，存储设备SD3可以对分别连接到不同的第一通道CH1和第二通道CH2的第一存储器设备10a和第二存储器设备20执行相位校准操作。

在一些示例实施例中，缓冲器芯片30或控制器50b还可以包括DLL电路，并且使用DLL电路的DLL来执行相位校准操作。例如，缓冲器芯片30或控制器50b的DLL电路可以接收第一数据选通信号DQS1和第二数据选通信号DQS2，并且DLL电路可以基于第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差控制延迟电路330。因此，延迟电路330可以延迟第二读使能信号nRE2，并且第一数据选通信号DQS1和第二数据选通信号DQS2的相位可以对齐。在一些示例实施例中，缓冲器芯片30或控制器50b可以在DLL训练时段中连同DLL训练操作一起执行相位校准操作。

图20示意性地示出了根据本发明构思的示例实施例的存储设备SD3a。

同时参考图18和图20，存储设备SD3a对应于图19的存储设备SD3的修改示例，并且上面参考图19提供的描述也可以应用于本示例实施例。存储设备SD3a在缓冲器芯片30a或控制器50b的配置上不同于图19的存储设备SD3。缓冲器芯片30a或控制器50b可以包括相位检测器310b、控制器324、延迟单元325、延迟电路330和垫盘301a至304。

相位检测器310b可以检测第一数据选通信号DQS1和第二数据选通信号DQS2之间的相位差，并生成具有根据检测到的相位差的逻辑高电平或逻辑低电平的相位检测信号PDS2’。控制电路324可以基于相位检测信号PDS2’控制延迟单元325，并且延迟单元325可以向延迟电路330提供控制信号CSd。

延迟电路330可以通过根据从延迟单元325接收的控制信号CSd调节相对于读使能信号nRE的延迟时间来生成第二读使能信号nRE2。因此，第二读使能信号nRE2的相位可以与例如第一读使能信号nRE1的相位对齐，结果，第二数据选通信号DQS2的相位可以与第一数据选通信号DQS1的相位对齐。因此，存储设备SD3a可以对分别连接到不同的第一通道CH1和第二通道CH2的第一存储器设备10a和第二存储器设备20执行相位校准操作。

图21示意性地示出了根据本发明构思的示例性实施例的存储设备SD4。

参考图21，存储设备SD4可以包括第一通路(way)WAY1至第四通路WAY4、缓冲器芯片30和控制器50b。存储设备SD4对应于图18的存储设备SD3的修改示例，并且上面参考图18至20提供的描述也可以应用于本示例实施例。

缓冲器芯片30可以包括第一至第三引脚Pa、Pb和Pc。缓冲器芯片30可以通过第一引脚Pa与控制器50b进行通信。例如，缓冲器芯片30可以以4.8Gbps与控制器50b进行通信。缓冲器芯片30可以通过第二引脚Pb与第一通路WAY1和第二通路WAY2通信，并且通过第三引脚Pc与第三通路WAY3和第四通路WAY4通信。例如，缓冲器芯片30可以以2.4Gbps的速度与第一通路WAY1和第二通路WAY2通信，并且以2.42.4Gbps的速度与第三通路WAY3和第四通路WAY4通信。

此外，缓冲器芯片30还可以包括串行器/解串器SERDES 31以及第一至第三输入输出缓冲器32、33和34。第一输入-输出缓冲器32可以设置在第一引脚Pa和串行器/解串器SERDES 31之间。第二输入输出缓冲器33可以设置在串行器/解串器SERDES 31和第二引脚Pb之间。第三输入输出缓冲器34可以设置在串行器/解串器SERDES 31和第三引脚Pc之间。例如，串行器/解串器SERDES 31可以将通过第一输入输出缓冲器32从控制器50b接收的串行数据转换成并行数据。在一些示例实施例中，并行数据可以包括第一数据和第二数据。串行器/解串器SERDES 31可以通过第二输入输出缓冲器33将第一数据发送到第一通路WAY1和第二通路WAY2，并且通过第三输入输出缓冲器34将第二数据发送到第三通路WAY3和第四通路WAY4。

在一些示例实施例中，第一通路WAY1至第四通路WAY4中的每一个可以是非易失性存储器管芯。在一些示例实施例中，第一通路WAY1至第四通路WAY4中的每一个可以是非易失性存储器芯片。在一些示例实施例中，第一通路WAY1至第四通路WAY4中的每一个可以是非易失性存储器封装。第一通路WAY1和第二通路WAY2可以通过相同的通道与缓冲器芯片30通信，并且第三通路WAY3和第四通路WAY4可以通过相同的通道与缓冲器芯片30通信。

在一些示例实施例中，如图19所示，缓冲器芯片30可以包括相位检测器310a、DCC320和延迟电路330，并且对第一通路WAY1和第二通路WAY2以及第三通路WAY3和第四通路WAY4之间的数据选通信号执行相位校准操作。在一些示例实施例中，控制器50b可以如图17所示包括相位检测器510、DCC 520和延迟电路530，并对第一通路WAY1和第二通路WAY2以及第三通路WAY3和第四通路WAY4之间的数据选通信号执行相位校准操作。

图22示出了根据本发明构思的示例实施例的存储器设备500。

参考图22，存储器设备500可以具有芯片到芯片(chip-to-chip，C2C)结构。C2C结构可以指通过在第一晶片上制造包括单元区域CELL的上部芯片，在不同于第一晶片的第二晶片上制造包括外围电路区域PERI的下部芯片，并且然后以键合方式连接上部芯片和下部芯片而形成的结构。例如，键合方式可以包括电连接形成在上芯片的最上面的金属层上的键合金属和形成在下部芯片的最上面的金属层上的键合金属的方法。例如，当键合金属可以由铜(Cu)形成时，键合方式可以是Cu-Cu键合，并且键合金属也可以由铝或钨形成。

存储器设备500的外围电路区域PERI和单元区域CELL中的每一个可以包括外部垫盘键合区域PA、字线键合区域WLBA和位线键合区域BLBA。外围电路区域PERI可以包括第一衬底310、层间绝缘层315、形成在第一衬底310上的多个电路元件320a、320b和320c、分别连接到多个电路元件320a、320b和320c的第一金属层330a、330b和330c、以及形成在第一金属层330a、330b和330c上的第二金属层340a、340b和340c。在一些示例实施例中，第一金属层330a、330b和330c可以由具有相对高电阻的钨形成，并且第二金属层340a、340b和340c可以由具有相对低电阻的铜形成。

在本说明书中，尽管示出并描述了第一金属层330a、330b和330c以及第二金属层340a、340b和340c，但是它们不限于此，并且一个或多个金属层还可以形成在第二金属层340a、340b和340c上。形成在第二金属层340a、340b和340c上的一个或多个金属层的至少一部分可以由具有比形成第二金属层340a、340b和340c的铜的电阻低的电阻的铝等形成。

层间绝缘层315可以设置在第一衬底310上，并且覆盖多个电路元件320a、320b和320c、第一金属层330a、330b和330c、以及第二金属层340a、340b和340c。层间绝缘层315可以包括绝缘材料，诸如氧化硅、氮化硅等。

下键合金属(lower bonding metal)371b和372b可以形成在字线键合区域WLBA中的第二金属层340b上。在字线键合区域WLBA中，外围电路区域PERI中的下键合金属371b和372b可以以键合方式电连接到上键合金属471b和472b，并且下键合金属371b和372b以及上键合金属(upper bonding metal)471b和472b可以由铝、铜、钨等形成。此外，单元区域CELL中的上键合金属471b和472b可以被称为第一金属垫盘，并且外围电路区域PERI中的下键合金属371b和372b可以被称为第二金属垫盘。

单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二衬底410和公共源极线420。在第二衬底410上，多条字线431至438(例如，430)可以在垂直于第二衬底410的上表面的方向(Z轴方向)上堆叠。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线430上和下方，并且所述多条字线430可以设置在至少一条串选择线和至少一条接地选择线之间。

在位线键合区域BLBA中，沟道结构CH可以在垂直于第二衬底410的上表面的方向上延伸，并且穿过多条字线430、至少一条串选择线和至少一条接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层450c和第二金属层460c。例如，第一金属层450c可以是位线接触点，并且第二金属层460c可以是位线。在示例实施例中，位线460c可以在平行于第二衬底410的上表面的第一水平方向HD1上延伸。

在图22所示的示例实施例中，其中设置沟道结构CH、位线460c等的区域可以被定义为位线键合区域BLBA。在位线键合区域BLBA中，位线460c可以电连接到外围电路区域PERI中提供页面缓冲器493的电路元件320c。例如，位线460c可以连接到单元区域CELL中的上键合金属471c和472c，并且上键合金属471c和472c可以连接到被连接到页面缓冲器493的电路元件320c的下键合金属371c和372c。

在字线键合区域WLBA，多条字线430可以在平行于第二衬底410的上表面的第二水平方向HD2上延伸，并且可以连接到多个单元接触插塞441至447(例如，440)。多条字线430和多个单元接触插塞440可以在由在第二水平方向HD2上以不同长度延伸的多条字线430的至少一部分提供的垫盘中彼此连接。第一金属层450b和第二金属层460b可以顺序地连接到被连接到多条字线430的多个单元接触插塞440的上部。多个单元接触插塞440可以通过字线键合区域WLBA中的单元区域CELL的上键合金属471b和472b以及外围电路区域PERI的下键合金属371b和372b连接到电路区域PERI。

多个单元接触插塞440可以电连接到外围电路区域PERI中提供行解码器494的电路元件320b。在示例实施例中，提供行解码器494的电路元件320b的操作电压可以不同于提供页面缓冲器493的电路元件320c的操作电压。例如，提供页缓冲器493的电路元件320c的操作电压可以大于提供行解码器494的电路元件320b的操作电压。

公共源极线接触插塞480可以设置在外部垫盘键合区域PA中。公共源极线接触插塞480可以由导电材料(诸如金属、金属化合物、多晶硅等)形成，并且可以电连接到公共源极线420。第一金属层450a和第二金属层460a可以依次堆叠在公共源极线接触插塞480的上部。例如，其中设置公共源极线接触插塞480、第一金属层450a和第二金属层460a的区域可以被定义为外部垫盘键合区域PA。

输入输出垫盘305和405可以设置在外部垫盘键合区域PA中。参考图22，覆盖第一衬底310的下表面的下绝缘膜301可以形成在第一衬底310下方，并且第一输入输出垫盘305可以形成在下绝缘膜301上。第一输入输出垫盘305可以通过第一输入输出接触插塞303连接到设置在外围电路区域PERI中的多个电路元件320a、320b和320c中的至少一个，并且可以通过下绝缘膜301与第一衬底310分离。此外，侧绝缘膜可以设置在第一输入-输出接触插塞303和第一衬底310之间，以将第一输入-输出接触插塞303和第一衬底310电分离。

参考图22，覆盖第二衬底410的上表面的上绝缘膜401可以形成在第二衬底410上，并且第二输入输出垫盘405可以设置在上绝缘层401上。第二输入输出垫盘405可以通过第二输入输出接触插塞403连接到设置在外围电路区域PERI中的多个电路元件320a、320b和320c中的至少一个。

根据一些示例实施例，第二衬底410和公共源极线420可以不设置在设置了第二输入-输出接触插塞403的区域中。此外，第二输入输出垫盘405可以不在第三方向(Z轴方向)上与字线430重叠。参考图22，第二输入-输出接触插塞403可以在平行于第二衬底410的上表面的方向上与第二衬底410分离，并且可以穿过单元区域CELL的层间绝缘层415以连接到第二输入-输出垫盘405。

根据一些示例实施例，可以选择性地形成第一输入输出垫盘305和第二输入输出垫盘405。例如，存储器设备500可以仅包括设置在第一衬底310上的第一输入输出垫盘305或者设置在第二衬底410上的第二输入输出垫盘405。可替代地，存储器设备500可以包括第一输入输出垫盘305和第二输入输出垫盘405两者。

在分别包括在单元区域CELL和外围电路区域PERI中的外部垫盘键合区域PA和位线键合区域BLBA的每一个中，最上面的金属层中的金属图案可以被提供为虚拟图案，或者最上面的金属层可以不存在。

在外部垫盘键合区域PA中，存储器设备500可以包括下部金属图案373a，该下部金属图案373a对应于形成在单元区域CELL的最上部金属层中的上部金属图案472a，并且在外围电路区域PERI的最上部金属层中具有与单元区域CELL的上部金属图案472a相同的形状。在外围电路区域PERI中，形成在外围电路区域PERI的最上层金属层中的下部金属图案373a可以不连接到接触点。类似地，在外部垫盘键合区域PA中，可以在单元区域CELL的最上面的金属层中形成上部金属图案，该上部金属图案对应于形成在外围电路区域PERI的最上面的金属层中的下部金属图案，并且具有与外围电路区域PERI的下部金属图案相同的形状。

下键合金属371b和372b可以形成在字线键合区域WLBA中的第二金属层340b上。在字线键合区域WLBA中，外围电路区域PERI的下键合金属371b和372b可以通过Cu-Cu键合电连接到单元区域CELL的上键合金属471b和472b。

此外，位线键合区域BLBA，对应于形成在外围电路区域PERI的最上部金属层中的下部金属图案352并且具有与外围电路区域PERI的下部金属图案352相同的形状的上部金属图案492，可以形成在单元区域CELL的最上部金属层中。接触点可以不形成在单元区域CELL的最上面的金属层中形成的上部金属图案492上。

根据参考图1至21描述的示例实施例的存储器芯片中的至少一个可以以图22所示的C2C结构实施。例如，图3的第一存储器芯片100和第二存储器芯片100a可以以C2C结构实施。在一些示例实施例中，第二存储器芯片100a可以包括存储器单元区域CELL和外围电路区域PERI，存储器单元区域CELL包括第一金属垫盘471b或472b，外围电路区域PERI包括第二金属垫盘371b或372b并通过第一金属垫盘471b或472b和第二金属垫盘371b或372b垂直连接到存储器单元区域CELL。

外围电路区域PERI可以包括通过延迟时钟信号来生成第二内部时钟信号的延迟电路、和检测第一信号和第二信号之间的相位差并生成具有根据检测到的相位差的占空比的第三信号的相位检测器。在一些示例实施例中，外围电路区域PERI还可以包括基于第三信号对第二内部时钟信号执行占空比校正操作并控制延迟电路的DCC。在一些示例实施例中，外围电路区域PERI还可以包括根据第三信号生成控制信号的控制电路、以及根据控制信号调节相对于第二内部时钟信号的延迟时间的延迟单元。

图23是示出根据本发明构思的示例性实施例的应用了存储器设备的SSD系统1000的示例的框图。

参考图23，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200通过信号连接器与主机1100交换信号，并通过电源连接器接收电源。SSD1200可以包括SSD控制器1210、辅助电源1220以及存储器设备MEM 1230、1240和1250。存储器设备1230、1240和1250可以是垂直堆叠的NAND闪存设备。在一些示例实施例中，SSD 1200可以使用上面参考图1至22描述的示例实施例来实施。

上面公开的一个或多个元件可以包括处理电路(诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或者它们的组合)或在处理电路中实施。例如，更具体地，处理电路可以包括但不限于中央处理单元(central processing unit，CPU)、算术逻辑单元(arithmetic logic unit，ALU)、数字信号处理器、微型计算机、现场可编程门阵列(field programmable gate array，FPGA)、片上系统(System-on-Chip，SoC)、可编程逻辑单元、微处理器、专用集成电路(application-specific integrated circuit，ASIC)等。

虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。