Viterbi译码

摘要： 依据DVB-S标准的高斯信道下对RS(204,188)+CC(2,1,7)+卷积交织级联编译码算法性能评估时,发现基于Matlab软件搭建通信系统仿真模型时,在信源数据量偏大时,获取完整级联编译码算法系统的仿真结果需要耗费几十分钟甚至几个小时。为实现快速获取级联编译码在不同信噪比下的性能分析验证,将FPGA技术与上位机软件相结合,设计了基于半实物仿真的编译码性能验证系统。系统测试及分析表明,级联编译码硬件板级实测性能与Matlab仿真性能保持在误差范围0.5dB内,信源长度为10010624bit时,在30s内即可完成单次性能仿真与数据上传,可靠性与实时性好,可用于信道编译码性能分析验证研究。

摘要： 为提高短波自适应通信的可通率,在3G-ALE(Third Generation HF Automatic Link Establishment)自适应控制器中,用突发波形BW0实现自动链路的建立.本文从信号接收的角度出发,结合3G-ALE信号的协议特征,研究3G-ALE系统同步、解扩解调、信息译码等关键技术.提出了一种有效的突发波形BW0接收方案,该方案采用了基于滑动FFT的快速相关检测捕获技术、前置解扩式解调技术、Viterbi译码等技术.并结合实际情况在信号处理平台上完成了相关算法的实现,通过初步测试表明该方案性能良好,实用性较强.

摘要： 针对毫米波通信的高速率和低时延设计要求,设计实现1/2码率(2,1,7)卷积码的低时延译码.采用高度并行优化实现框架、低延时的最小值选择方式,获得Viterbi硬判决译码算法的输出.利用基于Xilinx公司的Artix7-xc7a200t芯片综合后,译码器的数据输出延时约89个时钟周期,最高工作频率可达203.92 MHz.结果表明,该译码器可支持吉比特级的数据传输速率,实现了低延时、高速率的编译码器.

摘要： 在Vitebi译码器的实现中,由于路径存储方式的不同分为回溯和寄存器交换模式,效果是延时与资源消耗一般只能二取其一,互为矛盾.采取3～6长度的RE-寄存器交换,混合回溯模式,极大地减少了回溯时间,并减少了路径存储空间需求,付出的代价是每ACS增加2～5 LUT;再结合其他Viterbi译码器优化算法,如分支度量一次计算,每ACS查找——即4选1等措施,实现了高吞吐量(340 Mb/s)、低延时、低资源消耗的全并行Viterbi译码器.

摘要： GSM接收机的同步实现,分析了GSM公共控制信道的帧结构以及FCCH、SCH 和BCCH脉冲结构,采用了补偿FCCH信道并进行频偏估计的算法,根据FCCH调制信号在相位上的特点,来检测FCCH的起始位置,并根据算法得到信号的频率偏移值,从而消除频偏对需要解调SCH脉冲的影响,进而对FCCH、SCH、BCCH和SDCCH进行解调和解码.

摘要： 针对卷积码的Viterbi译码性能在“比特级”层面的研究还不够深入，提出了一种利用错误图样分布来研究其译码性能的方法。该方法在不加调制的情况下，通过设定不同错误图样的参数，详细分析了不同错误图样下的译码性能。同时，给出了一种错误图样搜索算法，可搜索出对译码性能影响最明显的错误图样分布。在此基础上又对几种典型错误图样分布下的纠错性能进行了对比分析。仿真结果表明，错误图样的不同分布会对Viterbi译码性能产生不同的影响。%In order to get further studies of the decoding performance for concatenated RS-convolutional codes on “bits”level,a method which using the error pattern distribution to analyze the decoding performance is proposed . The influence of error pattern distribution is analyzed on the decoding performance by setting parameters without modulation. Also the search algorithm which can find a error pattern distribution that letting the performance become most sensitive is given. Then the error correction performance in several typical error pattern distribution is discussed. Results show that different error pattern distribution have different influence on the Viterbi decoding performance.

摘要： The Viterbi decoding algorithm is widely used in the wireless digital communication system, generally using the bit Log-Likelihood Ratio (LLR) as its input. For anM-ary Frequency Shift Keying (M-FSK) signal, a corresponding Viterbi decoding algorithm by directly adopting theM-dimensions energy information of the signal demodulation as the decoder branch metrics is proposed. This paper analyzes the theoretical performance of the proposed algorithm in the AWGN and the Rayleigh fading channels, and the upper bound for closed-form expressions of the Bit Error Rate (BER) performance are derived. The validity of the theoretical derivation is demonstrated by the simulations. Compared with the existing Viterbi algorithm, the proposed scheme can avoid the computing of the bit LLR and the branch metric, also it can descend the complex of the algorithm and decrease the loss of the information, improve the BER performance in the presence of Viterbi decoding algorithm which based on theM-FSK signal soft demodulation. Thus, the proposed scheme is a Viterbi decoding algorithm that is more adaptive to the actual project based on theM-FSK signal.%Viterbi 译码算法广泛应用于无线数字通信系统，一般采用比特对数似然信息(LLR)作为译码器的输入。针对M-FSK信号，该文提出一种采用信号解调得到的M维能量信息，直接作为译码器分支度量值，并给出了相应的Viterbi译码算法。在加性高斯白噪声(AWGN)和瑞利(Rayleigh)衰落信道下对所提算法的BER性能进行了理论推导，得到了闭合表达式。通过仿真验证了理论推导的正确性，与常规Viterbi算法相比，所提算法避免了比特LLR和分支度量值的计算，降低了算法复杂度和减少了信息损失，提高了M-FSK信号软解调Viterbi译码算法的BER性能，是一种更适用于工程实现的M-FSK信号的Viterbi译码算法。

摘要： 在LTE系统中,物理广播信道和物理下行控制信道均采用了咬尾卷积编码,咬尾卷积编码拥有很多优良的性能.针对咬尾卷积译码,提出了一种基于Viterbi译码的修正算法——正逆序结合译码算法,根据分支度量确定误码在数据帧的分布,最后确定采用正序还是逆序译码结果.仿真结果表明,Viterbi的修正方法有效地降低了系统误码率,而且具有普适性,适合应用于LTE系统.

摘要： 在TD-LTE系统中,要获得准确可靠的信道传输,就要在发送端采用差错控制编码.而卷积码作为一种前向纠错技术被应用于很多现代通信系统中,此外采用卷积码编码的数据在接收端通常都采用Viterbi译码来实现.首先介绍了咬尾卷积码编码原理,然后研究了译码的两种方法并在此基础上提出改进算法,最后通过性能仿真以及译码复杂度的比较来分析这三种译码算法.

摘要： 在现有的回溯译码算法基础上,提出了一种支持多模式Viterbi译码器幸存路径存储管理的方法-基于One-pointer算法的滑动窗回溯法,这种方法将One-pointer算法与滑动窗原理结合.利用滑动窗原理将写入SMU的数据分窗,然后SMU根据One-pointer算法的译码方式对每一窗数据连续进行回溯译码.

摘要： 在现有的回溯译码算法基础上,提出了一种支持多模式Viterbi译码器幸存路径存储管理的方法-基于One-pointer算法的滑动窗回溯法,这种方法将One-pointer算法与滑动窗原理结合.利用滑动窗原理将写入SMU的数据分窗,然后SMU根据One-pointer算法的译码方式对每一窗数据连续进行回溯译码.

摘要： 在现有的回溯译码算法基础上,提出了一种支持多模式Viterbi译码器幸存路径存储管理的方法-基于One-pointer算法的滑动窗回溯法,这种方法将One-pointer算法与滑动窗原理结合.利用滑动窗原理将写入SMU的数据分窗,然后SMU根据One-pointer算法的译码方式对每一窗数据连续进行回溯译码.

摘要： 在现有的回溯译码算法基础上,提出了一种支持多模式Viterbi译码器幸存路径存储管理的方法-基于One-pointer算法的滑动窗回溯法,这种方法将One-pointer算法与滑动窗原理结合.利用滑动窗原理将写入SMU的数据分窗,然后SMU根据One-pointer算法的译码方式对每一窗数据连续进行回溯译码.

摘要： 在现有的回溯译码算法基础上,提出了一种支持多模式Viterbi译码器幸存路径存储管理的方法-基于One-pointer算法的滑动窗回溯法,这种方法将One-pointer算法与滑动窗原理结合.利用滑动窗原理将写入SMU的数据分窗,然后SMU根据One-pointer算法的译码方式对每一窗数据连续进行回溯译码.

摘要： 在现有的回溯译码算法基础上,提出了一种支持多模式Viterbi译码器幸存路径存储管理的方法-基于One-pointer算法的滑动窗回溯法,这种方法将One-pointer算法与滑动窗原理结合.利用滑动窗原理将写入SMU的数据分窗,然后SMU根据One-pointer算法的译码方式对每一窗数据连续进行回溯译码.

摘要： 探讨了卷码Viterbi译码的优越性及其实现问题。着重分析了基于双蝶形译码单元结构和寄存器交换法的幸存路径的并串相结合的卷积码Viterbi译码算法。并提出,通过双蝶形译码单元结构实现了状态量、幸存路径信息以及译码输出数据三者的数据统一,从而为回索法幸存路径存储的实现提供了更为简捷的方法。

摘要： 探讨了卷码Viterbi译码的优越性及其实现问题。着重分析了基于双蝶形译码单元结构和寄存器交换法的幸存路径的并串相结合的卷积码Viterbi译码算法。并提出,通过双蝶形译码单元结构实现了状态量、幸存路径信息以及译码输出数据三者的数据统一,从而为回索法幸存路径存储的实现提供了更为简捷的方法。

摘要： 探讨了卷码Viterbi译码的优越性及其实现问题。着重分析了基于双蝶形译码单元结构和寄存器交换法的幸存路径的并串相结合的卷积码Viterbi译码算法。并提出,通过双蝶形译码单元结构实现了状态量、幸存路径信息以及译码输出数据三者的数据统一,从而为回索法幸存路径存储的实现提供了更为简捷的方法。

摘要： 探讨了卷码Viterbi译码的优越性及其实现问题。着重分析了基于双蝶形译码单元结构和寄存器交换法的幸存路径的并串相结合的卷积码Viterbi译码算法。并提出,通过双蝶形译码单元结构实现了状态量、幸存路径信息以及译码输出数据三者的数据统一,从而为回索法幸存路径存储的实现提供了更为简捷的方法。

摘要： 本发明公开了一种卷积码的Viterbi译码方法，包括以下步骤：a、路径度量存储单元PMU将加比选单元ACSU计算的各状态的路径度量累加值进行存储；还包括在步骤a之前的如下步骤：b、预先计算整个回溯深度内路径度量累加值的最大值，用以计算每个状态的累积路径度量值的PMU的存储空间，从而选取具有相应存储空间的PMU。本发明还公开了一种用于卷积码的Viterbi译码方法的译码器，包括PMU，PMU具有将整个回溯深度内每个状态的累积路径度量值存储的存储空间本发明解决了现有技术存在的非常消耗比较器和减法器、译码延时长、译码器的复杂度高、不利于硬件实现的问题。

摘要： 本发明属于量子纠错编译码领域，具体公开了一种针对量子卷积码的Viterbi译码算法，该算法是基于译码端的网格图之上的。实现该算法所需的关键技术可以概括为：在译码端每个译码时间单元内，根据指错子构造译码端的状态转移图并画出对应的网格图，将每个译码时间单元的网格图加以连接得到整个译码端的网格图，与传统网格图不同的是，译码端的网格图在每个时间单元内都是变化的，具体内容根据指错子的值进行改变。在网格图的每一段，保留进入节点的具有最小部分度量的边并存储该度量值，删除其余边，如此循环迭代直到最后一段，找到具有最小部分度量的节点及其到初始节点的所有幸存路径，该路径上的输入算子即为最有可能发生的错误算子。该算法是一种最优的译码算法，具有线性复杂度。

摘要： 本发明属于量子纠错编译码领域，具体公开了一种针对量子卷积码的Viterbi译码算法，该算法是基于译码端的状态转移图之上的。实现该算法所需的关键技术可以概括为：在译码端，在每个译码时间单元内，首先测量得到指错子，然后根据指错子构造译码端的状态转移图，具体可以分成无错的状态转移图和有错的状态转移图两种情况，由译码端状态转移图画出对应的网格图，在网格图的每一段中，比较进入节点的所有边的分支度量及部分度量，将具有最小部分度量的分支保留，并存储该度量值，删除其余多余的边，如此循环迭代，每个译码时间单元内都要经过计算-比较-存储的步骤，直到最后一段，找到具有最小部分度量的节点及其到初始节点的所有幸存路径，该路径上的输入算子即为最有可能发生的错误算子。该算法是一种最优的译码算法，具有线性复杂度。

摘要： 本发明涉及一种基于Viterbi译码器的分段译码方法及系统，所述方法包括：S1、利用预设译码长度对第一待译码数据依次进行分段并截取，得到多个第二待译码数据；S2、依次将每个所述第二待译码数据传输至Viterbi译码器，并通过所述Viterbi译码器进行译码，得到多个第一译码数据；S3、按照对所述第一待译码数据依次进行分段并截取的顺序，将多个所述第一译码数据进行拼接，得到最终译码数据。本发明通过Viterbi译码器对待译码数据进行分段译码，在不改变算法内核的同时，减少了系统的硬件存储资源以及软件资源，提升了译码的效率。

摘要： 本发明公开了一种卷积码的Viterbi译码方法，包括以下步骤：a、路径度量存储单元PMU将加比选单元ACSU计算的各状态的路径度量累加值进行存储；还包括在步骤a之前的如下步骤：b、预先计算整个回溯深度内路径度量累加值的最大值，用以计算每个状态的累积路径度量值的PMU的存储空间，从而选取具有相应存储空间的PMU。本发明还公开了一种用于卷积码的Viterbi译码方法的译码器，包括PMU，PMU具有将整个回溯深度内每个状态的累积路径度量值存储的存储空间本发明解决了现有技术存在的非常消耗比较器和减法器、译码延时长、译码器的复杂度高、不利于硬件实现的问题。

摘要： 本发明属于量子纠错编译码领域，具体公开了一种针对量子卷积码的Viterbi译码算法，该算法是基于译码端的状态转移图之上的。实现该算法所需的关键技术可以概括为：在译码端，在每个译码时间单元内，首先测量得到指错子，然后根据指错子构造译码端的状态转移图，具体可以分成无错的状态转移图和有错的状态转移图两种情况，由译码端状态转移图画出对应的网格图，在网格图的每一段中，比较进入节点的所有边的分支度量及部分度量，将具有最小部分度量的分支保留，并存储该度量值，删除其余多余的边，如此循环迭代，每个译码时间单元内都要经过计算-比较-存储的步骤，直到最后一段，找到具有最小部分度量的节点及其到初始节点的所有幸存路径，该路径上的输入算子即为最有可能发生的错误算子。该算法是一种最优的译码算法，具有线性复杂度。

摘要： 本发明属于量子纠错编译码领域，具体公开了一种针对量子卷积码的Viterbi译码算法，该算法是基于译码端的网格图之上的。实现该算法所需的关键技术可以概括为：在译码端每个译码时间单元内，根据指错子构造译码端的状态转移图并画出对应的网格图，将每个译码时间单元的网格图加以连接得到整个译码端的网格图，与传统网格图不同的是，译码端的网格图在每个时间单元内都是变化的，具体内容根据指错子的值进行改变。在网格图的每一段，保留进入节点的具有最小部分度量的边并存储该度量值，删除其余边，如此循环迭代直到最后一段，找到具有最小部分度量的节点及其到初始节点的所有幸存路径，该路径上的输入算子即为最有可能发生的错误算子。该算法是一种最优的译码算法，具有线性复杂度。

摘要： 本发明提供一种viterbi译码回溯深度动态改变的方法，每次只做设定大小的trellis长度，然后回溯输出一个bit。随后再移动一个bi做trellis，再回溯输出一个bit，依次滑动窗口的方式，逐个窗口输出一个bit值。本发明的回溯方法大大节省了内存空间，节省了成本，而且性能更优于传统方法，使得误码率更低了。本发明对芯片及嵌入式产品开发的意义重大。

摘要： 本发明公开了一种矢量viterbi译码指令及viterbi译码装置，指令包括矢量分支度量指令、矢量加法指令、矢量减法指令、矢量比较选择指令、回溯指令、viterbi译码的并行指令。viterbi译码并行指令利用了多指令并发技术，将读写存储器指令、矢量加法指令、矢量减法指令、矢量比较选择指令和回溯指令汇集成一条指令。通过反复调用这些指令即可高速完成viterbi译码，本发明节省了大量的硬件开销，利用本发明所设计的指令方法实现的viterbi译码速率比传统译码算法的速率提高了8～10倍。

摘要： 本发明公开了一种高速viterbi译码器及译码算法的FPGA实现方法。所述译码器包括输入转换及分支量度计算电路；相加、比较、选择电路；状态量度存储器；幸存路径存储和回溯译码模块；顶层调用模块。同时，本发明采用VHDL代码实现，可以在接近理论值纠错性能的基础上实现高达100Mbps的译码速率吞吐率。