高速并行位同步滤波器时变系数更新环路

摘要

本发明提出了一种高速并行位同步滤波器时变系数更新环路，利用本发明能有效降低高速率下并行位同步的硬件实现复杂度。本发明通过下述技术方案予以实现：在每个时刻，并行滤波器组将输出并行数据通过时钟转换模块完成工作时钟的转换后，送入位同步误差提取模块进行位同步误差的提取，将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和时钟偏移量；重采样时钟生成器将重采样时钟及时钟偏移量输入到RAM模块，RAM存储事先计算的多组并行滤波器系数；在每个时刻，通过当前时钟偏移量读取RAM存储内容，获取与该钟偏移量对应的并行滤波器系数，将该读取并行滤波器系数作为下一个时刻的并行滤波器系数，更新并行滤波器组的时变系数。