包含半导体布局以减轻局部布局效应的设备

摘要

公开包含半导体布局以减轻局部布局效应的设备。一种实例设备包含多个标准单元，每一单元包含：有源区；隔离区，其邻近所述有源区；及第一栅极结构，其经安置在所述有源区及所述隔离区上。所述第一栅极结构包含：第一栅极部分，其经安置在所述有源区上；及第一接触部分，其经安置在所述隔离区上。所述设备进一步包含安置在所述有源区及所述隔离区上的第二栅极结构。所述第二栅极结构包含：第二栅极部分，其经安置在所述有源区上；及第二接触部分，其经安置在所述隔离区上。在所述设备中，第一接触点与所述第一栅极部分之间的距离基本上等于第二接触点与所述第二栅极部分之间的距离。

说明书

技术领域

本申请案大体上涉及存储器装置。具体来说，本申请案涉及包含半导体布局以减轻局部布局效应的设备。

背景技术

在DRAM中，数据可经存储在DRAM的个别存储器单元中。所述存储器单元可经组织成行及列的阵列。行中的每一存储器单元可耦合到字线且列中的每一存储器单元可耦合到位线。因此，每个存储器单元耦合到字线及位线。存储器阵列外围的逻辑电路可控制各种存储器功能，例如存取存储器阵列的一或多个存储器单元以从所述存储器单元读取数据或将数据写入到所述存储器单元。

虽然用于半导体装置中的MOS FET旨在实现高性能及低功率，但同时仍然需要更高密度及低成本。因此，高性能CMOS(HPC)的使用在例如存储器及逻辑电路的半导体装置中变得更流行。HPC可能依赖于使用具有高介电常数的薄高k栅极绝缘体来以低功率及降低的泄漏电流实现其高性能。然而，HPC可能易受局部布局效应(LLE)的影响。LLE是涉及可能引发半导体装置内的HPC晶体管的阈值电压(Vt)的变异的布局设计的环境效应。因此，需要降低半导体装置中的LLE。

发明内容

一方面，本申请案提供一种设备，其包括：多个标准单元，每一单元包含：有源区；隔离区，其邻近所述有源区；第一栅极结构，其经安置在所述有源区及所述隔离区上，其中所述第一栅极结构包含：第一栅极部分，其经安置在所述有源区上；及第一接触部分，其经安置在所述隔离区上，所述第一接触部分包含经配置以连接到第一接触件的第一接触点；及第二栅极结构，其经安置在所述有源区及所述隔离区上，其中所述第二栅极结构包含：第二栅极部分，其经安置在所述有源区上；及第二接触部分，其经安置在所述隔离区上，所述第二接触部分包含经配置以连接到第二接触件的第二接触点，其中所述第一接触点与所述第一栅极部分之间的距离基本上等于所述第二接触点与所述第二栅极部分之间的距离。

另一方面，本申请案提供一种标准单元，其包括：隔离区；多个有源区，其在所述隔离区中；及多个栅极结构，其分别经安置在所述多个有源区上方；其中所述多个栅极结构中的每一者包含：第一栅极部分，其经安置在所述有源区上；第一部分，其经安置在所述隔离区上，所述第一部分包含经配置以连接到第一接触件的第一接触点；第一端部分；第二部分，其经安置在所述隔离区上，所述第二部分包含经配置以连接到第二接触件的第二接触点；及第二端部分，其中所述第一栅极部分与所述多个栅极结构中的每一者的所述接触点之间的距离基本上相等。

另一方面，本申请案提供一种设备，其包括：第一有源区；第二有源区；隔离区，其邻近所述第一及第二有源区；第一栅极结构，其经安置在所述第一有源区及所述隔离区上，其中所述第一栅极结构包括：第一接触部分，其经安置在所述隔离区上，第一接触件，其经连接到所述第一接触部分，及第一栅极部分，其经安置在所述第一有源区上；及第二栅极结构，其经安置在所述第二有源区及所述隔离区上，其中所述第二栅极结构包括：第二接触部分，其经安置在所述隔离区上，第二接触件，其经连接到所述第二接触部分，及第二栅极部分，其经安置在所述第二有源区上，其中所述第一接触件与所述第一栅极部分之间的第一距离基本上等于所述第二接触件与所述第二栅极部分之间的第二距离。

附图说明

图1是根据本公开中所描述的一些实例的半导体装置的框图。

图2是根据本公开中所描述的一些实例的电路的示意图。

图3是根据本公开的实施例的图2中所展示的电路的一部分的布局图。

图4是根据本公开的实施例的图3的布局图的部分横截面视图。

图5A是根据本公开的实施例的图2中所展示的电路的一部分的布局图。

图5B是根据本公开的实施例的图2中所展示的电路的一部分的布局图。

图5C是根据本公开的实施例的图2中所展示的电路的一部分的布局图。

图6是根据本公开的实施例的图2中所展示的电路的一部分的布局图。

具体实施方式

对某些实施例的以下描述本质上仅是实例性的且绝非意在限制本公开或其应用或使用的范围。在对本设备及方法的实施例的以下详细描述中，参考形成其一部分且以说明方式展示其中可实践所描述设备及方法的特定实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践当前所公开设备及方法，且应理解，可利用其它实施例且可在不脱离本公开的精神及范围的情况下进行结构及逻辑改变。此外，出于清楚目的，当某些特征对于所属领域的技术人员来说将显而易见时，将不论述对它们的详细描述以免混淆对本公开的实施例的描述。因此，以下详细描述不应以限制性意义理解，且本公开的范围仅由所附权利要求书界定。

各种布局设计可用于多种半导体装置，例如控制器及存储器装置中。例如，存储器装置(例如，DRAM、FeRAM、STT-RAM、SRAM等)中的存储器阵列外围的逻辑电路可控制各种存储器功能，例如存取存储器阵列的一或多个存储器单元以从所述存储器单元读取数据或将数据写入到所述存储器单元。由于半导体装置中的物理尺寸随元件在有限区域中的紧凑放置而按比例缩小，可使用例如浅沟槽隔离(STI)及高k栅极绝缘体的技术来改进存储器阵列中的晶体管及存储器阵列外围的逻辑元件的性能。然而，本文中所描述的布局设计不限于这些特定应用。例如，所述布局设计可被包含在其它存储器类型(例如，FeRAM、STT-RAM等)及/或其它半导体装置(例如，控制器、处理器、模拟装置、功率装置等)中。

图1是根据本公开中所描述的一些实例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。半导体装置100包含存储器阵列118。存储器阵列118被展示为包含多个存储器存储体。在图1的实施例中，存储器阵列118被展示为包含八个存储器存储体BANK0-BANK7。在其它实施例中，更多或更少存储体可被包含在存储器阵列118中。每一存储器存储体包含多个字线WL、多个位线BL及/BL以及布置在多个字线WL与多个位线BL及/BL的相交点处的多个存储器单元MC。字线WL的选择是由行解码器108来执行且位线BL及/BL的选择是由列解码器110来执行。选定字线WL可由字线驱动器WD驱动到所要电荷。在图1的实施例中，行解码器108包含用于每一存储器存储体的相应行解码器且列解码器110包含用于每一存储器存储体的相应列解码器。位线BL及/BL耦合到相应感测放大器(SAMP)。

来自位线BL或/BL的读取数据是由感测放大器SAMP放大，且通过互补局部数据线(LIOT/B)提供到子放大器转移门120。子放大器转移门120可充当开关以在适当LIOT/B与适当共享主数据线(MIO)之间形成导电路径。读取数据可经由由子放大器转移门120提供到读取放大器126的导电路径从局部数据线LIOT/B传递到主数据线MIO，所述读取放大器将数据提供到IO电路122。从IO电路122接收的写入数据从写入放大器126输出并通过互补主数据线MIO、子放大器转移门120及互补局部数据线LIOT/B提供到感测放大器SAMP，且写入在耦合到位线BL或/BL的存储器单元MC中。

半导体装置100可采用多个外部端子，所述多个外部端子包含：命令及地址(C/A)端子，其耦合到命令及地址总线以接收命令及地址以及CS信号；时钟端子，其用以接收时钟CK及/CK；数据端子DQ，其用以提供数据；及电力供应端子，其用以接收电力供应电势VDD1、VDD2、VSS、VDDQ及VSSQ。

向时钟端子供应提供到输入电路112的外部时钟CK及/CK。所述外部时钟可为互补的。输入电路112基于CK及/CK时钟来产生内部时钟ICLK。ICLK时钟经提供到命令解码器110及内部时钟产生器114。内部时钟产生器114基于ICLK时钟来提供各种内部时钟LCLK。LCLK时钟可用于对各种内部电路的操作进行定时。内部数据时钟LCLK经提供到输入/输出电路122以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。

可向C/A端子供应存储器地址。供应到C/A端子的存储器地址经由命令/地址输入电路102提供到地址解码器104。地址解码器104接收地址且将经解码行地址XADD供应到行解码器108并将经解码列地址YADD供应到列解码器110。地址解码器104还可供应经解码存储体地址BADD，所述BADD可指示含有经解码行地址XADD及列地址YADD的存储器阵列118的存储体。可向C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令及用于执行写入操作的写入命令，以及其它命令及操作。存取命令可与一或多个行地址XADD、列地址YADD及存储体地址BADD相关联以指示(若干)将被存取的存储器单元。

所述命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以产生用于执行操作的各种内部信号及命令的电路。例如，命令解码器106可提供用以选择字线WL的行命令信号及用以选择位线BL的列命令信号。

装置100可接收作为读取命令的存取命令。当接收到激活指令及读取指令，并及时向存储体地址、行地址及列地址供应激活指令及读取指令时，从存储器阵列118中的对应于行地址及列地址的存储器单元MC读取读取数据。激活及读取命令由命令解码器106(例如，命令控制器)接收，所述命令解码器提供内部命令使得将来自存储器阵列218的读取数据被提供到读取放大器126。读取数据经由输入/输出电路122从数据端子DQ输出到外部。

装置100可接收作为写入命令的存取命令。当接收到激活命令及写入命令，并及时向存储体地址、行地址及列地址供应激活及写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中的对应于行地址及列地址的存储器单元。激活及写入命令由命令解码器106接收，所述命令解码器提供内部命令使得由输入/输出电路122中的数据接收器接收写入数据。写入时钟也可经提供到外部时钟端子以对输入/输出电路122的数据接收器对写入数据的接收进行定时。写入数据经由输入/输出电路122供应到写入放大器126，且通过写入放大器126供应到存储器阵列118以写入到存储器单元MC中。

装置100还可接收致使其执行刷新操作的命令。刷新信号可为当命令解码器106接收指示自动刷新及/或其它刷新命令的信号时激活的脉冲信号。在一些实施例中，刷新命令可从外部发出到存储器装置100。在一些实施例中，刷新命令可由装置100的组件周期性地产生。刷新信号经提供到刷新控制器116。提供到刷新控制器116的刷新命令可致使装置100对一或多个存储器存储体执行刷新操作。

向装置100的电力供应端子供应电力供应电势VDDl、VDD2及VSS。电力供应电势VDD1、VDD2及VSS经供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电力供应端子的电力供应电势VDD1、VDD2及VSS来产生各种内部电势VPP、VOD、VARY、VPERI等。虽然各种内部电势及电力供应电势可用于装置100的不同电路中的任一者，但内部电势VPP主要用于行解码器108中，内部电势VOD及VARY主要用于包含在存储器阵列118中的感测放大器SAMP中，且内部电势VPERI用于许多外围电路块中。

还向电力供应端子供应电力供应电势VDDQ及VSSQ。电力供应电势VDDQ及VSSQ经供应到输入/输出电路122。在本公开的实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS相同的电势。在本公开的另一实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS不同的电势。供应到电力供应端子的电力供应电势VDDQ及VSSQ用于输入/输出电路122使得由输入/输出电路122产生的电力供应噪声不会传播到其它电路块。先前所描述的存储器阵列118外围的电路中的一或多者，例如解码器、控制器、包含电路的标准单元等可作为外围电路系统包含在半导体装置100中。

图2是根据本公开中所描述的一些实例的标准单元200的实例。在一些实例中，标准单元200可被包含在图1中所展示的装置100或装置100的一部分中的多种电路中。标准单元可包含一或多个电路。例如，在本公开的一些实施例中，标准单元200包含触发器电路。然而，利用多个晶体管的任何电路可被包含在本公开的实施例中。

标准单元200可包含p沟道晶体管201-212及n沟道晶体管213-224。p沟道晶体管201及n沟道晶体管215的栅极耦合到节点CK。p沟道晶体管204及n沟道晶体管214的栅极耦合到节点CKf。p沟道晶体管202及n沟道晶体管213的栅极耦合到节点D。p沟道晶体管201及203的源极耦合到节点V。p沟道晶体管201的漏极耦合到p沟道晶体管202的源极。p沟道晶体管202及204的漏极耦合到节点O1。p沟道晶体管203及n沟道晶体管216的栅极耦合到节点O2。

节点Rf、CK、CKf、D及Rt是标准单元200的输入。在这些输入中，CK及CKf表示时钟信号的输入。D表示数据信号的输入且Rf及Rt表示控制信号的输入。节点Q表示标准单元200的输出。

用于标准单元200中的晶体管将在稍后参考针对标准单元200的图3的布局图以及图5A、5B及5C的布局图更详细地进行描述。这些晶体管可基于例如互补MOS(CMOS)工艺来在半导体装置上实施。某些CMOS工艺能够制造HPC晶体管，所述HPC晶体管依赖于使用具有高介电常数的薄高k栅极绝缘体来以低功率及降低的泄漏电流实现高性能。然而，基于MOSFET晶体管的任何工艺均可实施本公开的实施例的特征。

图3是根据本公开的实施例的图2中所展示的标准单元200的布局图300。在一些实例中，布局图300可用于图1中所展示的装置100的一部分中。布局图300包含有源区304、隔离区306、多晶硅层308及接触件310。布局图300可包含形成在具有p型扩散的有源区304中的多个p沟道晶体管及形成在具有n型扩散的有源区305中的多个n沟道晶体管。在本公开的一些实施例中，有源区(p+)304中的多个p沟道晶体管包含p沟道晶体管201-212且有源区(n+)305中的多个n沟道晶体管包含图2的示意图中所展示的n沟道晶体管213-224。

在图3中，多晶硅层308包含p栅极结构，所述p栅极结构包含具有p型扩散的有源区304中的栅极部分312、接触部分314及隔离区306上的端部分316。接触部分314包含经配置以连接到接触件310的接触点311。在图3中，接触点311的位置与接触件310的中心重合。然而，接触点311在接触件310内的位置可在接触部分314中的任何位置，只要所述位置与其它接触部分一致即可。p栅极结构301的栅极部分312形成p沟道晶体管。在图3中，p栅极结构301的接触部分314及端部分316以粗体展示为环绕形状。接触部分314经连接到对应接触件310。每一接触部分314由穿过接触件310的中心的p接触线352划定。具有p型扩散的有源区304的边缘是由图3中的p有源线354划定。p接触线352平行于有源区304的边缘。p接触线352与p有源线354之间的距离被展示为d1且对于p栅极结构中的至少两者保持恒定。p栅极结构中的一者的接触部分314的面积可与p栅极结构中的至少另一者的接触部分314的面积相同(例如，相等、基本上相等等)。p栅极结构中的一者的端部分316的面积可与p栅极结构中的至少另一者的端部分316的面积相同(例如，相等、基本上相等等)。

在图3中，以与p沟道晶体管类似的方式，布局图300可包含形成在具有n型扩散的有源区305中的多个n沟道晶体管。多晶硅层308还包含n栅极结构，所述n栅极结构包含具有n型扩散的有源区305中的栅极部分317、接触部分314及隔离区306上的端部分316。n栅极结构302的栅极部分317形成n沟道晶体管。在本公开的一些实施例中，多个n沟道晶体管包含图2的示意图中所展示的n沟道晶体管213-224。在图3中，n栅极结构302的接触部分314及端部分316以粗体展示为环绕形状。接触部分314经由接触点311连接到对应接触件310。每一接触部分314由穿过接触件310中心的n接触线372划定。具有n型扩散的有源区305的边缘由图3中的n有源线374划定。n接触线372平行于有源区305的边缘。n接触线372与n有源线374之间的距离被展示为d2且对于n栅极结构中的至少两者保持恒定。n栅极结构中的一者的接触部分314的面积可与n栅极结构中的至少另一者的接触部分314的面积相同(例如，相等、基本上相等等)。n栅极结构中的一者的端部分316的面积可与n栅极结构中的至少另一者的端部分316的面积相同(例如，相等、基本上相等等)。

在某一实施例中，当p接触线352与p有源线354之间的距离dl对于至少两个p沟道晶体管保持恒定且n接触线372与n有源线374之间的距离d2对于至少两个n沟道晶体管保持恒定时，距离dl可与距离d2不相同。在某一实施例中，当至少两个n栅极结构的接触部分314的面积相同时，p栅极结构的接触部分314的面积可与n栅极结构的接触部分314的面积不相同。类似地，当至少两个n栅极结构的接触部分316的面积相同且至少两个p栅极结构的接触部分316的面积相同时，p栅极结构301的端部分316的面积可与n栅极结构302的端部分316的面积不相同。

图4是根据本公开的实施例的图3的布局图300的部分横截面视图400。横截面视图400包含p阱402、n阱403、有源区(n+)404、有源区(p+)405、隔离区406、多晶硅层408、接触件410及金属0层412。p阱402可包含具有n型扩散的有源区404。n阱403可包含具有p型扩散的有源区404。隔离区406经安置为邻近p阱402中的有源区404或邻近n阱403中的有源区405。隔离区406可通过在衬底中具有填充有例如二氧化硅的一或多种电介质材料的沟槽而形成。具有n型扩散的有源区404可经形成在p阱402中。具有p型扩散的有源区405可经形成在n阱403中。隔离区406可防止邻近有源区之间的电流泄漏。

n沟道晶体管451包含形成在具有n型扩散的有源区404中的栅极绝缘体膜上的n栅极结构的栅极部分412。栅极绝缘体膜可由具有高介电常数的薄氧化物材料形成以降低栅极绝缘体膜的泄漏电流。如图4中可见，n栅极结构的接触部分414延伸超过栅极部分412及有源区404的边缘到隔离区406。n栅极结构的端部分416延伸超过栅极部分412及有源区404的相对于接触部分侧的相对边缘到隔离区406。n沟道晶体管451的阈值电压(Vt)变动可取决于隔离区406上的n栅极结构的接触部分414及端部分416的总面积。总面积可与由n沟道晶体管451从隔离区406吸收氧相关。通过使n沟道晶体管的栅极结构在隔离区上具有类似总面积，可降低不同n沟道晶体管的Vt变动。

以与n沟道晶体管451类似的方式，p沟道晶体管452包含形成在具有p型扩散的有源区405中的栅极绝缘体膜上的p栅极结构的栅极部分412。栅极绝缘体膜可由具有高介电常数的薄氧化物材料形成以降低栅极绝缘体膜的泄漏电流。如图4中可见，n沟道晶体管452的两侧上的多晶硅区408延伸到隔离区406，从而在具有接触件410的一侧上形成接触部分414且在另一侧上形成端部分416。p沟道晶体管452的阈值电压(Vt)变动可取决于隔离区406上的p栅极结构的接触部分414及端部分416的总面积。总面积可与由p沟道晶体管452从隔离区406吸收氧相关。通过使p沟道晶体管的栅极结构在隔离区上具有类似总面积，可降低不同p沟道晶体管的Vt变动。

图5A是根据本公开的实施例的图2中所展示的电路的一部分的布局图520。布局图520包含形成在有源区524中的两个晶体管。如图5A中所展示，包含有源区524中的第一栅极部分532、第一接触部分534及隔离区526上的第一端部分536的第一栅极结构521经形成在半导体装置中。包含有源区524中的第二栅极部分533、第二接触部分535及隔离区526上的第二端部分537的第二栅极结构522经形成在半导体装置中。除这些栅极结构之外，有源区524还可容纳形成多个晶体管的多个其它栅极结构。第一接触部分534及第二接触部分535可具有相同大小。第一接触部分534及第二接触部分535可具有相同形状。第一栅极部分532具有可为弯曲形状或弯折形状的第一形状。第二栅极部分533可具有直矩形形状。第一及第二栅极部分532、533的长度可具有相同长度或任何长度。然而，第一接触部分534的中心与第一栅极部分532之间的距离d1至少与第二接触部分535的中心与第二栅极部分533之间的距离d2相同，如图5A中所展示。在另一实施例中，d1及d2可不保持相同，但第一接触部分534及第一端部分536的总面积与第二接触部分535及第二端部分537的总面积至少相同(例如，相等、基本上相等等)。

图5B是根据本公开的实施例的图2中所展示的电路的一部分的布局图540。布局图540包含形成在有源区中的两个晶体管。如图5B中所展示，包含有源区544中的第一栅极部分552、第一接触部分554及隔离区546上的第一端部分556的第一栅极结构541经形成在半导体装置中。包含有源区544中的第二栅极部分553、第二接触部分555及隔离区546上的第二端部分557的第二栅极结构542经形成在半导体装置中。除这些栅极结构之外，有源区544还可容纳多个其它栅极结构。第一接触部分554及第二接触部分555可具有相同大小。在这个实施例中，第二接触部分555经安置在有源区544的相对于第一接触部分554的相对侧上，如图5B中所展示。第一接触部分554的中心与第一栅极部分552之间的距离d1和第二接触部分555的中心与第二栅极部分553之间的距离d2保持相同。第一栅极部分552的宽度可与如图5B及图5C中的第二栅极部分553的宽度相等或不同。在另一实施例中，d1及d2可不相同，但第一接触部分554及第一端部分556的总面积与第二接触部分555及第二端部分557的总面积保持相同。

图5C是根据本公开的实施例的图2中所展示的电路的一部分的布局图560。布局图560包含形成在有源区中的两个晶体管。如图5C中所展示，包含有源区564中的第一栅极部分572、第一接触部分574及隔离区566上的第一端部分576的第一栅极结构561经形成在半导体装置中。包含有源区564中的第二栅极部分573、第二接触部分575及隔离区566上的第二端部分577的第二栅极结构562经形成在半导体装置中。除这些栅极结构之外，有源区564还可容纳多个其它栅极结构。第一接触部分574及第二接触部分575可具有相同大小。在这个实施例中，第一栅极部分572的宽度wg1可与第二栅极部分573的宽度wg2不同。在本公开的一些实施例中，由于wg1及wg2的不同宽度，第一接触部分574及/或第一端部分576具有与第二接触部分575及/或第二端部分577不同的形状，但第一接触部分574及第一端部分576的总面积与第二接触部分575及第二端部分577的总面积相同。其它栅极结构的栅极部分的宽度可与wg1或wg2相同，或与wg1或wg2不同。以与图5B中类似的方式，第一接触部分574的中心与第一栅极部分572之间的距离d1和第二接触部分575的中心与第二栅极部分573之间的距离d2保持相同。在另一实施例中，d1及d2可不相同，但第一接触部分574及第一端部分576的总面积与第二接触部分575及第二端部分577的总面积保持相同。

图6是根据本公开的实施例的图2中所展示的电路的一部分的布局图600。布局图600包含将两个晶体管耦合在一起的多晶桥。如图6中所展示，晶体管651经安置在包含有源区604、隔离区606、多晶硅层608、接触件610及金属0层622的半导体装置的衬底上。晶体管651包含第一栅极结构601，所述第一栅极结构包含第一接触部分614、第一栅极部分612及第一端部分616(未展示)。第一接触部分614经连接到对应接触件610。类似地，晶体管652包含第二栅极结构602，所述第二栅极结构包含第二接触部分615、第二栅极部分613及第二端部分617(未展示)。

在这个实施例中，划定包含晶体管651及652的多个晶体管的每一接触件610的中心的虚线与有源区604的边缘之间的距离dl对于晶体管651及652保持恒定。此外，第一及第二接触部分614、615具有相同大小。晶体管651及652与包含在多晶硅层608中的多晶桥3(图6中用3标注)耦合在一起。晶体管651的第一接触部分614耦合到第一金属部分2(图6中用2标注)，所述第一金属部分又耦合到多晶桥3。多晶桥3延伸到第二金属部分3(图6中也用3标注)且通过第二金属部分3耦合到第二接触部分615。第一金属部分2及第二金属部分3可被包含在金属0层622中。图6说明使用多晶硅层608来将两个晶体管耦合在一起而不将多晶硅层608直接连接到所述晶体管的栅极结构的实例。不管扩散的类型如何，安置在不同有源区中的晶体管都可以类似方式耦合。此外，在不偏离本公开的实施例的预期范围的情况下，耦合晶体管的其它变动当然是可能的。

除如图2中所说明的电路之外的各种电路可包含如本公开中所描述的布局图的特征。在本公开的一些实施例中，利用所述特征的电路可被包含在存储器装置，例如图1中所展示的半导体装置100中。然而，在本公开的其它实施例中，所述电路可用于其它半导体装置，包含但不限于控制器及处理器中。包含如本公开中所论述的布局图的特征且被包含在半导体装置中的晶体管可针对不同晶体管展现较小Vt变动。

当然，应明白，本文中所描述的实例、实施例或工艺中的任一者可与一或多个其它实例、实施例及/或工艺组合，或在根据本设备、装置及方法的单独装置或装置部分当中分离及/或执行。

最后，以上论述仅意在说明本设备且不应被解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考实例性实施例特别详细地描述本设备，但还应明白，所属领域的一般技术人员可在不脱离如所附权利要求书中所阐述的本设备的更广泛及预期的精神及范围的情况下设计出众多修改及替代实施例。因此，说明书及附图被认为是说明性的且并不意在限制所附权利要求书的范围。