有PNP结和垂直对准场效应晶体管的集成电路及其形成方法

摘要

本发明涉及具有PNP结和垂直对准的场效应晶体管的集成电路及其形成方法。本公开的实施例提供了一种集成电路(IC)结构，包括：p型衬底；p阱区，其位于p型衬底内；以及n型势垒区，其位于p型衬底和p阱区之间。n型势垒区将p型衬底与p阱区物理隔离。场效应晶体管(FET)位于p阱区上方，并且p阱区的上表面上的掩埋绝缘体层将晶体管与p阱区分隔开。电耦接到p阱区的第一电压源感应出跨p阱区、n型势垒区和p型衬底的PNP结。

说明书

技术领域

本公开的实施例一般地涉及集成电路(IC)。更具体地，本公开涉及具有与场效应晶体管(FET)垂直对准的PNP结的集成电路(IC)结构，以及在IC结构中形成与FET垂直分离的PNP结的方法。

背景技术

在微电子工业以及涉及微观结构构造的其他工业中，一直希望减小结构特征和微电子器件的尺寸和/或针对给定芯片尺寸提供更多电路。小型化通常允许以较低的功率水平和较低成本提高性能(每个时钟周期进行更多处理，以及产生更少的热量)。当前的技术是对某些微型器件(例如逻辑门、FET和电容器)进行原子级缩放。具有数亿个此类器件的电路芯片很常见。

电路制造商当前正在寻求减小器件组件所占据的二维面积，例如以减小二维面积和功耗。随着电路组件不断缩小，可能非常接近地形成更多器件。然而，电路设计通常每层只允许有一个器件组件。常规器件对于在单个层中堆叠多个器件组件方面的能力有限。在可能垂直堆叠组件的情况下，这样的组件可能仅包括堆叠在无源或有源器件上方的电容器和/或形成在掺杂阱区上方的互补金属氧化物半导体(CMOS)晶体管。

发明内容

本公开的第一方面提供了一种集成电路(IC)结构，包括：p型衬底；p阱区，其位于所述p型衬底内；n型势垒区，其位于所述p型衬底和所述p阱区之间，其中所述n型势垒区将所述p型衬底与所述p阱区物理隔离；场效应晶体管(FET)，其位于所述p阱区上方，其中掩埋绝缘体层将所述晶体管与所述p阱区分隔开；以及第一电压源，其电耦接到所述p阱区，从而感应出跨所述p阱区、所述n型势垒区和所述p型衬底的PNP结。

本公开的第二方面提供了一种集成电路(IC)结构，包括：双极结型晶体管(BJT)，其包括：p型衬底；p阱区，其位于所述p型衬底内；n型势垒区，其位于所述p型衬底和所述p阱区之间，其中所述n型势垒区将所述p型衬底与所述p阱区物理隔离；第一电压源，其电耦接到所述p阱区，感应出跨所述p阱区、所述n型势垒区和所述p型衬底的PNP结，以限定所述BJT的集电极端子、基极端子和发射极端子；掩埋绝缘体层，其位于所述BJT的所述p阱区上方；以及场效应晶体管(FET)，其位于所述p阱区上方的所述掩埋绝缘体层上，并且包括位于所述掩埋绝缘体层上方的半导体沟道区，其中所述半导体沟道位于所述PNP结的垂直上方。

本公开的第三方面提供了一种形成与场效应晶体管(FET)垂直对准的双极结型晶体管(BJT)的方法，所述方法包括：提供一结构，该结构包括p型衬底、位于所述p型衬底内的p阱区、位于所述p型衬底和所述p阱区之间的n型势垒区、位于所述衬底上方的掩埋绝缘体层以及位于所述掩埋绝缘体层上方的场效应晶体管(FET)，其中所述n型势垒区将所述p型衬底与所述p阱区物理隔离；向所述p阱区施加正向偏置，其中施加所述正向偏置感应出跨所述p阱区、所述n型势垒区和所述p型衬底的PNP结。

附图说明

通过结合附图进行的以下对本公开的各方面的详细说明，将更容易理解本公开的这些和其他特征，所述附图示出本公开的各种实施例，其中：

图1示出了根据本公开的实施例的形成与场效应晶体管(FET)垂直对准的PNP结的集成电路(IC)结构的截面图。

图2示出了根据本公开的实施例的具有作为双极结型晶体管(BJT)工作的PNP结的IC结构的截面图。

图3示出了示意性电路模型，该示意性电路模型示出了根据本公开的实施例的工作期间的IC结构。

图4提供了根据本公开的实施例的操作与FET垂直对准的BJT的方法的说明性流程图。

应注意，本公开的附图不一定按比例绘制。附图旨在仅描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间的相似元件。

具体实施方式

在下面的说明中，参考形成说明书的一部分且通过图示其中可以实践本教导的特定示例性实施例的附图。足够详细地描述了这些实施例以使本领域技术人员能够实践本教导，并且应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以做出改变。因此，以下描述仅是说明性的。

本公开的实施例提供一种集成电路(IC)结构，该结构具有位于场效应晶体管(FET)的垂直下方的PNP结。在工作期间，PNP结可以作为双极结型晶体管(BJT)工作。本公开的实施例可以使FET和BJT彼此在单个器件层中垂直地对准。在该上下文中，“垂直地对准”或“垂直对准”是指FET位于两个PN结的垂直上方，这两个PN结一起形成PNP结并且相对于跨FET上的源极-漏极电气路径至少部分地水平重叠。PN结是其中p型和n型半导体区域彼此接触，从而形成势垒的器件结构。势垒的大小由施加在p型区和n型区之间的偏置确定。可能存在两种类型的PN结。同质结是在一种半导体材料中形成的p型区和n型区之间的结。异质结是在两种不同的半导体材料之间形成的p型区和n型区之间的结。

当在器件中形成时，PN结可以作为二极管工作。二极管是双端子元件，其行为不同于两个电接触点之间的导电或绝缘材料。具体地，二极管在一个方向(即，正方向)上提供从一个接触到另一接触的高导电性，而在相反方向(即，反方向)上几乎不提供或不提供导电性。在PN结的情况下，二极管的正向和反向的取向可以取决于施加到一个端子或全部两个端子的材料组分上的偏置的类型和大小，偏置的类型和大小影响势垒的大小。在两种半导体材料之间的结的情况下，势垒将沿着两种半导体材料之间的界面形成。根据本公开的IC结构和相关方法包括向掺杂的半导体材料施加变化的偏置以在器件层的选定部分内产生BJT。

参考图1，示出了根据本公开的实施例的IC结构100(以下简称为“结构”)。结构100可以由衬底102形成，衬底102包括例如一种或多种半导体材料。衬底102可以包括任何当前已知或以后开发的半导体材料，该半导体材料可以包括但不限于硅、锗、碳化硅，以及实质上由一种或多种III-V族化合物半导体组成的材料，III-V族化合物半导体具有由化学式Al

衬底102可以被注入有p型掺杂剂。P型掺杂剂是指被引入到半导体材料中以通过“接受”来自半导体原子的电子并因此“释放”空穴而生成自由空穴的元素。受主原子必须比基质半导体少一个价电子。适用于p型衬底102的p型掺杂剂可以包括但不限于：硼(B)、铟(In)和镓(Ga)。硼(B)是硅技术中最常见的受主。其他替代物包括铟和镓(Ga)。镓(Ga)在二氧化硅(SiO

为了形成本文所讨论的BJT的三端子PNP结，结构100可以在衬底102和p阱区104之间包括n型掺杂的势垒区106(以下简称为“势垒区”)。势垒区106可以在形成p阱区104之前形成在衬底102内，并且在这种情况下可以p阱区104在势垒区106内形成。在任何情况下，可以在衬底102内将势垒区106形成为小于衬底102的总厚度的厚度，并且可以具有与p阱区104的上表面S重合的上表面。可以通过任何当前已知或以后开发的方法(例如，离子注入)将n型掺杂剂注入到衬底102和/或前体(precursor)半导体材料中来形成势垒区106。n型掺杂剂是被引入到半导体材料中以例如通过将电子“捐”给半导体而产生自由电子的元素。n型掺杂剂必须具有比半导体更多的价电子。硅(Si)中常见的n型施主包括例如磷(P)、砷(As)和/或锑(Sb)。

晶体管(例如，本文所讨论的FET 110)和/或其他器件可以形成在P阱区104上以驱动器件的各种操作，例如逻辑、电功能等。在结构100中，p阱区104可以用作用于控制在其上形成的晶体管的电特性的背栅区。掩埋绝缘体层108(在本领域中也被称为“掩埋氧化物”或“BOX”层)可以将p阱区104以及衬底102和势垒层106(如果适用)与晶体管结构(例如FET110)的上覆部分分隔开。掩埋绝缘体层108可以由一种或多种氧化物化合物和/或任何其他当前已知或以后开发的电绝缘物质组成。掩埋绝缘体层108的尺寸可以尽可能地窄以提供与p阱区104的更好的相互作用，并且在各种实施例中可以具有至多约25纳米(nm)的厚度R。在形成于掩埋绝缘体层108上的晶体管还包括具有相似厚度尺度的功能组件的情况下，结构100可以被认为是“全耗尽绝缘体上半导体”(FDSOI)结构。FDSOI技术的使用提供了各种优势，例如通过向p阱区104施加偏置而可调整的晶体管电势。

用虚线框指示的场效应晶体管(FET)110可以形成在掩埋绝缘体层108上方，使得掩埋绝缘体层108将FET 110与p阱区104物理隔离。FET 110可以采用根据几种器件架构中的任何一种的三端子晶体管的形式。出于示例的目的，将FET 110示出为平面FET，但是应当理解，本公开的各种实施例还可以包括鳍式FET(“FinFET”)、纳米片晶体管、垂直取向FET(“VFET”)和/或任何其他当前已知或以后开发的晶体管架构形式的FET 110。掩埋绝缘体层108可以将p阱区104与一组源区/漏区112和位于源区/漏区112之间的沟道区114分隔开。

当FET 110处于导通状态时，FET 110的源区/漏区112和沟道区114可以将FET 110的源极端子116电耦接到漏极端子118。栅极叠层120可以位于沟道区114上方，使得施加到栅极端子122的电压通过源区/漏区112和沟道区114控制源极端子和漏极端子116、118之间的电导率。除了用于将栅极叠层120的导电金属与至少沟道区114分隔开的栅极电介质材料(用叠层120的底部和沟道区114之间的空白指示)之外，栅极叠层120中还可以具有例如一种或多种导电金属。在常规设置中，FET 110可以是形成在衬底102的相应部分上方的单个电活性组件。本公开的实施例允许PNP结(因此允许BJT)形成为与FET 110垂直对准。为了形成PNP结，可以向结构100中的各种掺杂半导体材料(即衬底102和区域104、106)施加偏置。

为了向衬底102、p阱区104和势垒区106施加独立的偏置，本公开的实施例可以包括将导电元件形成到每个相应区域。为了防止附近的元件发生电短路和/或意外偏置，结构100可以包括一组沟槽隔离物124，用于将结构100的各种掺杂材料彼此电分隔和物理分隔。沟槽隔离物124可以由诸如SiO

如图所示，沟槽隔离物124可以位于势垒区106的内部垂直表面附近。沟槽隔离物124可以形成为将各种接触彼此分隔开和/或将各种接触与结构100的其他掺杂材料分隔开。例如，结构100可以包括到p阱区104的第一接触126。第一接触126可以包括形成在p阱区104上和/或部分地形成在p阱区104内的一种或多种导电材料，例如，一种或多种导电金属和/或导电硅化物区域。第一接触126另外可以包括例如难熔金属衬里(未示出)，以将第一接触126的导电材料与沟槽隔离物124和/或其他水平相邻的材料水平地分隔开。这样的衬里包括的材料例如但不限于：氮化钽(TaN)和钽；氮化钽；钽和钴；以及镁(Mn)或上述项的组合。

第一电压源128可以至少部分地电耦接在电接地GND与第一接触126之间，以向p阱区104施加偏置。在FDSOI晶体管架构的情况下，第一电压源128可以通过沟道区14影响FET100的源极端子/漏极端子112之间的初始电导率。向第一接触126施加电势可以在p阱区104内感应出电荷。所感应的电荷跨掩埋绝缘体层108在p阱区104、源区/漏区112和沟道区114之间产生电势差。除其他影响外，p阱区104与源区/漏区112、沟道区114之间的该电势差可以影响FET 110的阈值电压。FET 110的阈值电压是指用于跨位于源极端子和漏极端子112之间的沟道区114感应出导电性的最小电压。电偏置的p阱区104可以减小或增大操作FET110所需的阈值电压。FDSOI结构的这些特性尤其可以相对于常规应用和晶体管结构来实现减小的宽度(节省硅面积)。

在示例实施例中，源区/漏区和沟道区112、114的宽度(即，进入和离开页面平面)可以在约0.3微米(μm)和约2.4μm之间。源区/漏区以及源极和漏极端子116、118之间的沟道区112、114的长度(即，在页面平面内从左到右)可以是例如约20纳米(nm)。在结构100中包括的FDSOI技术晶体管提供了向p阱区104施加偏置以操纵FET 110的阈值电压V

结构100的其他掺杂材料也可以包括各自的接触以及耦接到其上的电压源。例如，第二电压源130可以电耦接在接地GND与第二接触132之间，以向势垒区106施加相应的偏置。第三电压源134可以电耦接在接地GND与第三接触136之间以向衬底102施加相应的偏置。每个电压源128、130、134可以向结构100的衬底102和区域104、106施加相应的偏置。从电压源128、130、134施加的偏置可以在衬底102与势垒区106之间感应出PN结，以及在p阱区104与势垒区106之间感应出另一PN结。包含电压源128、130、134可以影响由结构100的每个PN结形成的二极管连接的类型和取向。

在常规的IC结构中，掺杂的半导体材料的每个区域(即，衬底102、p阱区104、势垒区106)可以具有相同的极性，例如，反向偏置或不太常见的正向偏置。然而，在结构100的实施例中，第一电压源128可施加正或负偏置以产生与衬底102和势垒区106相反类型的偏置。例如，第二和第三电压源130、134可以各自分别向势垒区106和衬底102施加正向偏置(在图1中表示为B

参考图2，可以将结构100的感应出的PNP结建模为与FET 110垂直对准的BJT 140(用虚线表示)。由于电压源128、130、134向区域104、106和衬底102施加相应的偏置，在结构100中创建BJT 140。在电子工程领域，BJT是指具有三个半导体区域(称为发射极、基极和集电极)的晶体管，这三个区域具有交替的导电类型(即npn或pnp)。在工作期间，流过BJT的电流可以包括多数和少数载流子(即，电流是“双极”的)。BJT的特性由其垂直尺寸控制，而电流在基极和集电极之间流动的能力则由流向基极的电流控制。在结构100的情况下，由每个电压源128、130、134施加的偏置将形成三个BJT端子之一。例如，由第一电压源128施加到p阱区104的正向偏置可以限定BJT 140的发射极端子。在这种情况下，由第二电压源130施加到势垒区106的反向偏置可以限定BJT 140的基极端子，由第三电压源134施加到衬底102的反向偏置可以限定BJT 140的集电极端子。如图所示，BJT 140与FET 110垂直对准，这是因为BJT 140包括位于衬底102和势垒区106之间的水平界面，以及位于P阱区104和势垒区106之间的另一水平界面，每个水平界面都位于FET 110的垂直下方。

参考图2和3，尽管也形成在衬底102中，更一般地也形成在结构100的相同器件层中，但是BJT 140可以基本上独立于FET 110工作。结构100的示意图指示了结构100的FET110和BJT 140之间的工作关系。如上所述，FET 110可以包括源极端子116、漏极端子118和栅极端子122，以控制跨源极和漏极端子116、118的电流的流动。另如本文所讨论的，第一电压源128可以通过第一接触126耦接到限定FET 110的背栅端子(例如，p阱区106)的半导体材料。

通过如本文所述施加反向偏置，第一电压源128可以感应出跨p阱区104、势垒区106和衬底区102的PNP结，以形成BJT 140。在这种情况下，第一接触126可以限定BJT 140的发射极端子，而第二接触132和第三接触136可以分别限定BJT 140的相应基极和集电极接触。由于这种布置，第一接触126除了对BJT 140的发射极-集电极电流提供统一控制之外，还可以对FET 110的背栅偏置提供统一控制。结构110的这种属性可以提供结构100的FET110和BJT 140之间的唯一的操作上的相互作用。由于FET 110和BJT 140中分别包括p阱区104，因此通过第一接触126向FET110施加背栅偏置也将通过BJT 140施加发射极-集电极电流，反之亦然。例如通过在第一接触126处包括单个共享节点的FET 110的背栅端子和BJT140的集电极端子，在图3的示意图中示出这种相互关系。

现在一起参考图2和4，本公开的实施例提供一种如本文所讨论的操作与FET 100垂直对准的BJT 140的方法。尽管图4根据非限制性示例提供了示出这种方法的流程图，但是可以理解，图4的流程图中描绘的各种过程可以以替代的顺序来实现，其中在需要时可选地实现各种附加过程，和/或进行任何其他可构想的修改，同时提供本文所述的各种操作特性和优点中的一个或多个。根据本公开的方法的过程P1可以包括例如提供结构100，该结构具有衬底102(例如，p型衬底)和p阱区104，该p阱区104的上表面与衬底102的上表面对准。结构100还可以包括直接位于衬底102和p阱区104之间以物理隔离其他两种掺杂材料的势垒区106，以及使上覆的FET 110与各种掺杂半导体材料物理分隔开的掩埋绝缘体层108。在过程P1中提供结构100可以包括例如根据任何当前已知或以后开发的集成电路制造过程的组合(例如，各种沉积、蚀刻例子等)来制造结构100。在各种其他实施例中，过程P1可以包括从另一来源获得结构100和/或仅实施一些过程以形成结构100的各种元件。

本公开的方法可以包括例如仅向衬底102和势垒区106施加反向偏置。与操作具有掺杂半导体区域的IC结构的常规方法相比，本公开的实施例可以向不同组的掺杂半导体材料施加不同的偏置以在FET 110下面形成BJT 140。本公开的实施例可以包括向衬底102和势垒区106施加反向偏置而不向p阱区104施加反向偏置。反向偏置可以在衬底102和势垒区106中的每一个中产生两个反向偏置B

所施加的正向偏置将感应出跨衬底102、势垒区106和p阱区104的PNP结以形成BJT140，如本文其他地方所述。所感应出的PNP结可以相对于通过FET 110的沟道区114的电流路径至少部分垂直地延伸。所施加的正向偏置可以同时是施加到FET 110的背栅偏置，其可以影响FET 110的阈值电压。在任何情况下，当保持将偏置施加到衬底102、势垒区106和p阱区104上时，该方法可以继续引导电流通过BJT 140的过程P4。另外，根据本公开的方法可以包括过程P5：在继续向p阱区104施加正向偏置的同时操作FET 110，从而使用BJT 140的工作来影响FET 110的阈值电压。

本公开的实施例可以提供若干技术上和商业上的优势，在此通过示例的方式讨论了其中的一些。根据本公开的各种IC结构和方法允许FET在单个器件层中垂直堆叠在BJT上方。在常规的IC结构中，通常需要在单个器件层的水平分离区域中形成各种晶体管类型，和/或针对每个不同组件形成多个器件层。另外，例如在FDSOI晶体管的情况下，本公开的实施例允许单个偏置同时影响FET的阈值电压，并驱动位于FET下方的掺杂半导体材料中的BJT的操作。当以IC结构实现时，本公开的实施例可以减小设计中的晶体管组件所占用的总表面积，从而进一步提高器件密度并减小实现各种IC设计所需的表面积。

已经出于说明的目的给出了本发明的各种实施例的描述，但是该描述并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变型对于本领域普通技术人员将是显而易见的。选择本文使用的术语是为了最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或使本领域的其他普通技术人员能够理解本文公开的实施例。