一种测量全数字锁相环小数相位误差的时间数字转换器

摘要

本发明公开了一种测量全数字锁相环小数相位误差的时间数字转换器，基于缓冲延时链和游标延时链的级联结构，采用时间窗技术，通过对频率较低的参考时钟信号进行延时，并提取单个时钟信号上升/下降沿进行信号检测；采用电路复用技术，对第一级量化单元的上升/下降沿检测延时链进行复用，同时对第二级量化单元的粗量化时间误差检测电路和两级分辨率比例因子检测电路进行复用；同时对参考时钟信号FREF上升沿与之后最近的数控振荡器反馈信号HCLK上升沿和下降沿之间的时间偏差进行粗量化和细量化，由此得到HCLK信号周期的高精度量化结果。测量范围大于1.6ns，分辨率高于2.8ps，微分非线性小于0.31LSB。