双斜坡模/数转换器的比较器的双转换增益高动态范围读出

摘要

本申请案涉及双斜坡模/数转换器的比较器的双转换增益高动态范围读出。实例性比较器可包含：第二级，其经耦合以响应于中间电压而提供输出；第一级，其经耦合以响应于输入而提供所述中间电压。所述第一级包含：一对共源共栅装置，其耦合到电流镜；低增益输入，其经由第一开关耦合到所述第一级的输入且进一步经由第二开关选择性地耦合到所述对共源共栅装置；及高增益输入，其经由所述第一开关耦合到所述第一级的第一及第二输入且进一步经由第四开关选择性地耦合到所述对共源共栅装置。

说明书

本案是分案申请。该分案的母案是申请日为2018年03月29日、申请号为201810269540.8、发明名称为“双斜坡模/数转换器的比较器的双转换增益高动态范围读出”的发明专利申请案。

技术领域

本发明大体来说涉及图像传感器，且特定来说但非排他地，涉及高动态范围图像传感器的双转换增益。

背景技术

图像传感器已变得无所不在。其广泛地用于数码静态相机、蜂窝式电话、安全摄像机以及医学、汽车及其它应用中。用于制造图像传感器的技术一直持续快速地进展。举例来说，较高分辨率及较低功率消耗的需求已促进了这些装置的进一步小型化及集成。

图像传感器可实施双转换增益以获得高动态范围。可通过在低增益、接着高增益且接着两个读出的组合下从像素读取而获得高动态范围。然而，在高转换增益模式与低转换增益模式中可存在像素的复位电平的大的差异。虽然可使用两个比较器来补偿复位电平的差异，但具有两个比较器会使比较器的面积加倍。另一种方式是使比较器具有两组输入级，但比较器内的寄生电容可影响例如帧速率。已采用许多技术来减轻这些影响，但这些方法中的一些可能未完全消除所述影响。

发明内容

在一个方面中，本发明描述一种比较器，其包括：第二级，其经耦合以响应于中间电压而提供输出；第一级，其经耦合以响应于输入而提供所述中间电压，所述第一级包括：一对共源共栅装置，其耦合到电流镜；低增益输入，其经由第一及第二开关耦合到所述第一级的第一及第二输入，且进一步经由第三及第四开关选择性地耦合到所述对共源共栅装置；及高增益输入，其经由所述第一及第二开关耦合到所述第一级的所述第一及第二输入，且进一步经由第五及第六开关选择性地耦合到所述对共源共栅装置，其中，基于低转换增益模式，所述低增益输入通过所述第一及第二开关耦合到所述第一及第二输入，且进一步响应于控制信号处于第一状态中而通过所述第三及第四开关耦合到所述对共源共栅装置，且其中，基于高转换增益模式，所述高增益输入通过所述第一及第二开关耦合到所述第一及第二输入，且进一步响应于所述控制信号处于第二状态中而通过所述第五及第六开关耦合到所述对共源共栅装置。

在另一方面中，本发明描述一种比较器，其包括：高增益输入区域，其包含第一多个装置；低增益输入区域，其布置成邻近于所述高增益输入区域，所述低增益输入区域包含第二多个装置；电流源区域，其布置成邻近于所述低增益输入区域；共源共栅装置区域，其布置成挨着所述电流源区域；电流镜区域，其布置成挨着所述共源共栅装置区域；及第二级，其布置成挨着所述电流镜区域，其中所述共源共栅装置区域通过所述电流镜区域电耦合到所述第二级。

在另一方面中，本发明描述一种方法，其包括：响应于双转换增益(DCG)控制信号处于第一状态中而将双级比较器的低增益输入耦合到输入及共源共栅装置以建立低转换增益模式；对具有所述低增益输入的像素执行模/数转换(ADC)操作以确定所述像素的低增益复位电压；响应于所述DCG控制信号转变为第二状态而将所述低增益输入解耦；响应于所述DCG控制信号转变为所述第二状态而将所述双级比较器的高增益输入耦合到所述输入及所述共源共栅装置以建立高转换增益模式；对具有所述高增益输入的所述像素执行ADC操作以确定所述像素的高增益复位电压；及对具有所述高增益输入的所述像素执行ADC操作以确定所述像素的高增益信号电压，其中所述信号电压起因于图像电荷；响应于DCG控制信号转变为所述第一状态而将所述高增益输入解耦；响应于所述DCG控制信号转变为所述第一状态而重新耦合所述低增益输入；及对具有所述低增益输入的所述像素执行ADC操作以确定所述像素的低增益信号电压，其中所述信号电压起因于图像电荷。

附图说明

参考以下各图描述本发明的非限制性及非穷尽性实例，其中除非另有规定，否则在所有各个视图中相似参考编号指代相似部件。

图1A图解说明根据本发明的实施例的成像系统的一个实例。

图1B是根据本发明的实施例的像素的实例性示意图。

图2是根据本发明的实施例的比较器。

图3是根据本发明的实施例的时序图。

图4是根据本发明的实施例的比较器的布局。

贯穿图式的数个视图，对应参考字符指示对应组件。技术人员将了解，图中的元件是为简单及清晰起见而图解说明的，且未必按比例绘制。举例来说，为帮助改进对本发明的各种实施例的理解，各图中的元件中的一些元件的尺寸可能相对于其它元件被放大。并且，通常不描绘商业上可行的实施例中有用或必需的常见而众所周知的元件以便促进对本发明的这些各种实施例的较不受阻碍的观看。

具体实施方式

本文中描述用于具有两输入双级比较器以实现双转换增益高动态范围操作的图像传感器的设备及方法的实例。在以下描述中，陈述众多特定细节以便提供对实例的透彻理解。然而，相关技术领域的技术人员将认识到，本文中所描述的技术可在不具有所述特定细节中的一或多者的情况下实践或者可利用其它方法、组件、材料等来实践。在其它例子中，未详细展示或描述众所周知的结构、材料或操作以避免使某些方面模糊。

在本说明书通篇中对“一个实例”或“一个实施例”的提及意指结合所述实例所描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，在本说明书通篇的各个位置中短语“在一个实例中”或“在一个实施例中”的出现未必全部指代同一实例。此外，在一或多个实例中可以任何适合方式组合所述特定特征、结构或特性。

贯穿本说明书，使用数个技术术语。这些术语将呈现其在其所属领域中的普通含义，除非本文中另外具体定义或其使用的上下文将另外清晰地暗示。应注意，在本文件中，元件名称及符号可互换使用(例如，Si与硅)；然而，其两者具有相同含义。

图1A图解说明根据本发明的实施例的成像系统100的一个实例。成像系统100包含像素阵列102、控制电路104、读出电路108及功能逻辑106。在一个实例中，像素阵列102是光电二极管或图像传感器像素(例如，像素P1、P2、…Pn)的二维(2D)阵列。如所图解说明，像素被布置成若干行(例如，行R1到Ry)及若干列(例如，列C1到Cx)以获取人、地方、对象等的图像数据，所述图像数据可接着用于再现所述人、地方、对象等的2D图像。然而，像素不必布置成行及列且可采取其它配置。

图1B是根据本发明的实施例的像素Px的实例性示意图。像素Px可为阵列102的像素的一个实例，且可经配置以用于双转换增益(DCG)操作。举例来说，DCG操作可提供高动态范围(HDR)。像素Px的所图解说明实施例包含光电二极管(PD)、第一浮动扩散部(FD1)及第二浮动扩散部(FD2)、电容器C、复位门Tr2、行选择门Tr4、DCG门Tr5、源极跟随器晶体管Tr3及转移门Tr1。举例来说，标记为“门”的组件可为晶体管。

复位晶体管Tr2可由提供到Tr2的栅极电极的RST控制信号控制。例如行选择、DCG及TX等其它控制信号可类似地分别提供到Tr43、Tr5及Tr1的栅极电极。各种控制信号可由控制电路104提供以控制像素Px的操作以便将像素复位且读出信号电压，例如，图像数据。在一些实施例中，取决于转换增益模式(高转换增益模式或低转换增益模式)，由PD光生的图像电荷可转移到FD1或者FD1及FD2两者，这样可产生浮动扩散部FD1上的电压。浮动扩散部FD1上的电压可通过位线9读出。举例来说，在高转换增益模式期间，图像电荷可仅转移到FD1且在FD1中产生经由位线9读出的一些电压差。相反地，在低转换增益模式期间，图像电荷可转移到FD1及FD2两者且在FD1上产生与高转换增益模式的情形相比较小的电压差，且所述电压差可经由位线9读出。如此，控制信号DCG可取决于高转换增益模式还是低转换增益模式是合意的而改变。另外，DCG信号可在从每一像素读出图像数据期间改变以获得高转换增益模式图像数据及低转换增益模式图像数据两者，所述两者可随后经组合以用于HDR操作。下文将关于图3论述额外操作细节。

返回到图1A，在一个实例中，在像素阵列102中的每一图像传感器光电二极管/像素已获取其图像数据或图像电荷之后，所述图像数据由读出电路108读出并接着被转移到功能逻辑106。读出电路108可经耦合以从像素阵列102中的多个光电二极管读出图像数据。在各种实例中，读出电路108可包含放大电路、模/数转换(ADC)电路或其它电路。在一些实施例中，一或多个比较器110可经包含以用于读出列中的每一者。一或多个比较器110可包含于例如包含于读出电路108中的相应模/数转换器(ADC)中。功能逻辑106可仅仅存储图像数据或甚至通过应用后图像效应(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵所述图像数据。在一个实施例中，读出电路108可沿着读出列线一次读出一行图像数据(所图解说明)或可使用各种其它技术(未图解说明)读出所述图像数据，例如串行读出或同时全并行读出所有像素。

在一些实施例中，比较器110中的每一者可包含两个输入电路。举例来说，一个输入电路可在高转换增益模式期间使用，且另一输入电路可在低转换增益模式期间使用。在一些实施例中，每一比较器110可为双级比较器且在第一级中进一步包含共源共栅装置。另外，所述两个输入电路可选择性地与共用共源共栅装置及第二级耦合/解耦。另外，比较器110的物理布局可使两个输入级布置成邻近于电流源，所述电流源又布置成邻近于共源共栅装置。共源共栅装置可布置成挨着电流镜，电流镜邻近于第二级。布置所述布局使得共源共栅装置邻近于电流镜及第二级可允许第一级的输出的寄生电容的减小。减小寄生电容可允许较快ADC操作，这可导致成像系统100的较快帧速率。

在一些实施例中，像素被复位及被读出的次序可基于两个转换增益模式及比较器110的相关联输入而排序。举例来说，像素可在于高增益模式中被复位之前，在低转换增益模式中被复位。随后且在仍处于高转换增益模式中时，可读出高转换增益模式信号且可在针对低转换增益模式进行相同操作之前执行ADC操作。在复位及信号读出期间，控制信号可同时控制像素的各种门且控制比较器110的输入。

在一个实例中，控制电路104耦合到像素阵列102以控制像素阵列102中的多个光电二极管的操作。举例来说，控制电路104可产生用于控制图像获取的快门信号。在一个实例中，所述快门信号为用于同时启用像素阵列102内的所有像素以在单一获取窗期间同时捕获其相应图像数据的全局快门信号。在另一实例中，快门信号是滚动快门信号使得在连续获取窗期间顺序地启用像素的每一行、列或群组。在另一实例中，图像获取与例如闪光灯等照明效应同步。

在一个实例中，成像系统100可包含在数码相机、移动电话、膝上型计算机等中。另外，成像系统100可耦合到其它硬件，例如处理器(通用或其它)、存储器元件、输出(USB端口、无线发射器、HDMI端口等)、照明装置/闪光灯、电输入(键盘、触摸显示器、跟踪垫、鼠标、麦克风等)及/或显示器。其它硬件可将指令递送到成像系统100、从成像系统100提取图像数据或操纵由成像系统100供应的图像数据。

图2是根据本发明的实施例的比较器210。比较器210可为比较器110中的一者的实例。比较器210可响应于在位线输入上接收的图像电荷信号与在VRAMP输入上接收的参考电压信号VRAMP的比较而提供输出信号。举例来说，输出信号可提供所接收图像电荷信号的数字表示。在一些实施例中，比较器210可包含于模/数转换器(ADC)中。另外，比较器210可包含两个输入电路，其中每一输入电路与不同增益模式相关联以用于DCG操作。举例来说，在处于高转换增益模式中时可使用高增益输入，且在处于低转换增益模式中时可使用低增益输入。此外，比较器210可为双级比较器，其中两个输入电路与两个级中的第一者相关联。

比较器210的所图解说明实施例包含第一级234及第二级224。第一级234可经耦合以在位线输入上接收图像电荷电压信号且进一步经耦合以在VRAMP输入上接收VRAMP，例如，参考电压输入。第一级234可将第一输出VOP提供到第二级224，响应于此，第二级224可提供第二输出VOUT。第一级234可经偏置以基于VRAMP与位线输入上的图像电荷电压信号之间的比较而翻转(例如，改变)VOP的电平。BIAS2可经选择以做出设定点，例如，在第一级被复位时第二级在VOP电压的翻转点周围。

第一级234的所图解说明实施例包含PMOS电流镜212、共源共栅装置214、低增益输入218、NMOS尾晶体管220及高增益输入222。低增益输入218及高增益输入222可分别包含输入电容器C1、C2及C3、C4。另外，低增益输入218及高增益输入222分别包含输入NMOS晶体管236及238。低增益输入218及高增益输入222两者均可经由开关216选择性地耦合到输入位线及VRAMP。开关216可经由DCG控制信号来控制。举例来说，当图像系统处于低转换增益模式中时，DCG控制信号可致使开关216将输入耦合到低增益输入218，且针对高转换增益模式进行相反操作。另外，低增益输入218及高增益输入222可分别通过开关228及232选择性地耦合到尾偏置晶体管228。尾偏置晶体管228可接收控制信号BIAS 1以将比较器210耦合到参考电压，这可启用比较器210。此外，低增益输入218及高增益输入222可分别经由开关226及230选择性地耦合到共源共栅装置214。类似于开关216，开关226、228、230及232可由DCG控制信号来控制。在一些实施例中，提供到开关216、226、228、230及232的DCG控制信号可以一方式定序以维持提供到第一级及第二级的功能区域的电流源供应的稳定性，且进一步限制或防止通过比较器210的电流浪涌。

PMOS电流镜212可包含两个PMOS晶体管，所述两个PMOS晶体管在其栅极处耦合在一起且并联耦合于表示为AVDD的高参考电压与节点VON及VOP之间。此外，PMOS电流镜212晶体管的栅极可耦合到节点VON。共源共栅装置214可耦合于节点VON及VOP与节点VON_CASC及VOP_CASC之间。举例来说，共源共栅装置214包含两个NMOS晶体管，所述两个NMOS晶体管耦合于节点VON及VON_CASC与VOP及VOP_CASC之间。晶体管的栅极可耦合到偏置电压VBIAS，所述偏置电压VBIAS可使NMOS晶体管保持在第二级224的翻转点周围处的饱和区中操作。

NMOS输入晶体管236及238可经耦合以在其相应输入电路相应地耦合时接收VRAMP及位线上的图像电荷电压信号。第一级234可在ADC操作期间基于位线输入上的图像电荷电压信号与VRAMP的比较而改变VOP的值。VOP可作为中间电压提供到第二级224。

第二级224的所图解说明实施例包含输入PMOS晶体管、电流源晶体管。PMOS晶体管可接收去往第二级的输入，且可经耦合以从第一级234接收中间电压VOP。电流源晶体管可经耦合以接收参考偏置电压BIAS 2。比较器210的输出VOUT可由第二级224提供。

图3是根据本发明的实施例的时序图305。时序图305将用于图解说明比较器210及像素Px的操作。时序图305包含控制阵列102的像素Px的操作的控制信号及控制读出电路108的比较器210的操作的控制信号。比较器210可例如经由读出列耦合到阵列102。控制像素的控制信号包含RST、DCG及TX，且控制比较器210的控制信号是DCG控制信号。虽然将DCG控制信号描绘为单个控制信号，但在一些实施例中，DCG控制信号包含可经定序以在所要序列中单独控制比较器210的各种功能区域的多个控制信号。举例来说，所要序列可经布置以维持比较器210中的电流稳定性。波形位线及VRAMP展示比较器210的相应输入上的电压的改变，其中位线输入上的波形表示比较器210从像素Px接收的图像数据。大体来说，时序图305展示确定用于经组合以提供基于DCG的图像数据的低转换增益(LCG)模式及高转换增益(HCG)模式的复位电压及信号电压的序列。举例来说，LCG及HCG的复位电压可以所述次序获得，接着HCG及LCG的信号电压可以所述次序获得。

在时间t0处，RST及DCG转变为高。处于高状态中的RST及DCG两者的组合可通过启用Tr2及Tr5而致使浮动扩散部FD1及FD2复位到参考电压Vdd。另外，在此时间期间且时序图305中未展示，行选择信号可为高的，使得FD1及FD2两者均耦合到位线9且因此耦合到比较器210的位线输入。如此，在RST为高时，使像素Px复位可导致位线波形的增加。RST可在此后很短的时间内转变为低，从而将FD1及FD2与参考电压Vdd解耦。

此外，DCG转变为高状态可致使低增益输入218耦合到输入VRAMP及位线、耦合到尾偏置晶体管220且进一步耦合到共源共栅装置214。举例来说，开关226及228可被闭合，且开关216可耦合到B节点。还应注意，当DCG处于高状态中时，开关230及232可断开，这可将高增益输入222分别与尾晶体管220及共源共栅装置214解耦。由于开关216耦合到B节点，因此高增益输入222也可与输入解耦。

在稍早于t1的时间处，低增益输入218可被复位以消除LCG模式在位线输入上的电压偏移，使得低转换增益模式的ADC的电压范围经调整以覆盖LCG模式的信号。

在时间t1处，VRAMP可增加以为将在时间t2处开始执行的ADC操作做准备。从时间t2到时间t3发生的ADC操作可为确定与LCG模式相关联的像素Px的基线或复位(在时序图305中标记为ADC LCG复位)。ADC LCG复位可在浮动扩散部FD1及FD2两者均响应于DCG信号的高状态而耦合到位线9时获得像素Px的复位值。在时间t2处，参考电压VRAMP可缓慢地减小以确定位线的电压，例如，LCG模式中Px的复位电压。VRAMP的减小可在时间t3处结束，在所述时间处VRAMP可增加回到默认电平。

在时间t4处，DCG可转变为低状态。在低状态中，晶体管Tr5可被“关断”，从而将FD2与FD1解耦。关断Tr5可导致在时间t4处发生的位线电压的下降，这可归因于从通道到Tr5的电荷注入及从Tr5的栅极到源极的馈通。电荷注入及馈通可减小仍耦合到位线9的FD1上的电压。另外，DCG的转变可重新配置比较器210以启用高增益输入222且停用低增益输入218。举例来说，开关226及228可经断开以将低增益输入218解耦，且开关230及232可经闭合以耦合高增益输入222。此外，开关216可从节点B转变到节点A以将高增益输入222耦合到输入VRAMP及位线。此时，像素Px准备好ADC HCG复位操作例如以确定HCG模式中的复位电压。

在稍早于t5的时间处，高增益输入222可被复位以消除HCG模式在位线输入上的电压偏移，使得高转换增益模式的ADC的电压范围经调整以覆盖HCG模式的信号。

在时间t5处，VRAMP可再次增加以为另一ADC操作做准备。然而，此时，ADC操作为确定在HCG模式期间像素Px的基线或复位值。在时间t6处，VRAMP可开始减小以执行ADC操作以确定使用高增益输入222的像素Px的复位电压。ADC操作可在时间t7处结束，在所述时间处，VRAMP增加以为使用高增益对信号数据(例如，图像数据)的ADC操作做准备。

在时间t8处，控制信号TX转变为高，从而启用晶体管Tr1。启用转移门(例如，Tr1)会将光电二极管PD耦合到浮动扩散部FD1。因此，图像电荷建立FD1上的电压，所述电压驱动源极跟随器晶体管Tr3。因此，图像数据被提供到位线9，且继而被提供到比较器210的位线输入。在时间t10处，可对HCG模式图像数据执行使用高增益输入222的ADC操作。在时间t11处，ADC操作完成且VRAMP增加以为后续ADC操作做准备。

在时间t12处，DCG及TX控制信号两者均转变为高状态。因此，高增益输入222可被解耦且低增益输入耦合于比较器210中。另外，转移门Tr1以及像素Px中的晶体管Tr5被启用。如此，浮动扩散部FD1及FD2两者均能够从PD接收图像电荷。在时间t13处，可对LCG信号执行ADC操作，其可在时间t14处结束。随后，行选择信号可切换到另一行，且时序图305所概述的过程重复。

图4是根据本发明的实施例的比较器的布局415。布局415可为可如布局415所图解说明形成于半导体裸片上的比较器210的实例性物理布局。布局415中所展示的功能区域或简称为区域对应于包含掺杂、导体、电介质等的变化的比较器210的装置/组件及/或装置/组件的组合。通过形成如布局415中所展示的比较器210的区域，比较器210内的某些电连接可长于其它电连接，这可影响其相关联寄生电容。通过减小寄生电容中的一些，比较器的延迟可减小且图像传感器的帧速率可增加。举例来说，标记为VOP的箭头表示从第一级234到第二级224(其输入)的导电迹线。VOP及VOP_CASC由共源共栅装置214分开，使得与不存在共源共栅装置的情形相比，第一级的输出VOP上的寄生电容可减小。VOP上的电容很大程度上影响比较器210的延迟，但VOP_CASC上的电容影响较少。在无共源共栅装置214的情况下，VOP的长度较长，等于图4的VOP及VOP_CASC的和，且因此VOP上的电容是大的。通过具有共源共栅装置214，VOP的长度可减小且其寄生电容可减小，这可减小比较器的延迟且增加帧速率。

在布局415的所图解说明实施例中，低增益输入区域318可包含电容器C1及C2、两个NMOS晶体管以及开关228及226。区域318表示在半导体制造中用于形成各种组件及其互连件的所有材料。区域318可布置成邻近于高增益输入区域322。区域322可同样地表示用于形成电路的各种组件从而形成高增益输入322(例如C3、C4、两个NMOS晶体管以及开关230及232)的所有制造层/材料。

尾电流源区域320包含耦合到参考电压的NMOS晶体管且可布置于低增益输入区域318与共源共栅装置区域314之间。尾电流源可替代地布置成邻近于高增益输入区域(图4中的高增益输入区域的上部侧)。共源共栅装置区域314表示形成共源共栅装置的两个NMOS晶体管。共源共栅装置区域314可布置成邻近于电流镜区域312，电流镜区域312可布置成挨着第二级324。形成第二级324的各种区域未被描绘，但将包含PMOS输入晶体管及NMOS尾偏置晶体管。

标记为VON_CASC及VOP_CASC的箭头表示将区域318及322耦合到尾电流源区域320及共源共栅装置314的导电迹线。虽然未展示，但包含于区域318及322中的开关响应于DCG控制信号而将其相应区域与所述导电迹线选择性地耦合/解耦。在一些实施例中，导电迹线可安置为在各种中间(interceding)区域上方/跨越/穿过所述中间区域，这是因为布局415的区域是邻近地布置。

此外，标记为VOP的箭头表示第一级334到第二级324的导电耦合。通过将共源共栅装置区域314及电流镜区域312(其中第一级334的输出在两个区域314与312之间的节点处发生)定位为接近于第二级324，用于VOP的导电耦合可为短的。具有从第一级234到第二级324的短导电耦合可减小与所述导电耦合相关联的寄生电容。寄生电容的减小可减小ADC及帧速率时间。

包含发明摘要中所描述内容的本发明的所图解说明实例的以上描述并非打算为穷尽性的或将本发明限制于所揭示的精确形式。虽然出于说明性目的而在本文中描述了本发明的特定实例，但如相关领域的技术人员将认识到，可在本发明的范围内做出各种修改。

可鉴于以上详细描述对本发明做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于本说明书中所揭示的特定实例。而是，本发明的范围将完全由所附权利要求书来确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。