用于列级ADC架构CMOS图像传感器的高速数据读出电路

摘要

本发明提供一种用于列级ADC架构CMOS图像传感器的高速数据读出电路，包括多位数据读出电路，针对每位数据读出电路中每列第一数据读出电路，其第一MOS管的栅极和反相器的输入端连接对应列SR存储器的对应位输出端，源极接地，漏极连接第三MOS管的源极，反相器的输出端连接第二MOS管的栅极，第二MOS管的源极接地，漏极连接第四MOS管的源极，第三MOS管和第四MOS管的栅极连接垂直寻址电路输出的对应列选通信号，第三MOS管的漏极通过对应第一寄生电容和第一寄生电阻、第一跨阻放大器连接电压放大器的负输入端，第四MOS管的漏极通过对应的第二寄生电容和第二寄生电阻、第二跨阻放大器连接电压放大器的正输入端，电压放大器的输出端读出信号。

说明书

技术领域

本发明属于图像传感器领域，具体涉及一种用于列级ADC(Analog-to-DigitalConverter，模数转换)架构CMOS(Complementary Metal-Oxiade Semiconductor，金属氧化物半导体元件)图像传感器的高速数据读出电路。

背景技术

图像传感器是组成数字摄像头的重要组成部分。根据元件的不同，可分为CCD(Charge Couple Device，电荷耦合元件)和CMOS两大类。CMOS图像传感器获得广泛应用的一个前提是其所拥有的较高灵敏度、较短曝光时间、日渐缩小的像素尺寸和大规模生产的低成本效应。

随着CMOS技术在大规模生产中的应用，基于CMOS技术的许多产品在成本方面体现出越来越多的优势。尤其随着CMOS技术特征尺寸的不断降低(scaling down)单位面积芯片的成本也在不断减小。因此，得益于此，基于CMOS技术的图像传感器比CCD图像传感器表现出更强的竞争力。

CMOS图像传感器的重要发展方向之一就是向大像素、高分辨率图像传感器领域发展，主要的表现在于CMOS图像传感器的分辨率不断提高，而分辨率的提高将会带来图像传输速度的下降。然而，对于某些视频应用来说，不仅要求CMOS图像传感器的分辨率不断提高，而且要求CMOS图像传感器的全画幅数据读出速率也不断提高。例如，对于一个1080p高清和VGA(Video Graphics Array，视频图像阵列)格式的CMOS图像传感器芯片来说，两个都要求有每秒25帧以上的数据传输速率，但是显然，1080p高清的数据读出速率要远高于VGA格式。

目前，CMOS图像传感器通常采用列级ADC架构CMOS图像传感器，架构示意图如图1所示，主要包括由M×N像素阵列、水平寻址电路、M列列级ADC电路、M列列级SR电路、M列数据读出电路、垂直寻址电路和其他电路。列级ADC架构CMOS图像传感器的图像数据传输方法是通过与像素阵列列数相同个数的M列列级ADC将一行像素的数据经读取模拟信号、转换为数字信号，并把各自列的像素数字信号储存在与列级ADC一一对应相连的M列列级存储器SR电路中；然后，通过垂直寻址电路寻址选通M个数据读出电路依次把M个列级数据进行读出。

限制CMOS图像传感器的数据传输速率主要为数据读出电路模块，用于列级ADC架构CMOS图像传感器典型数据读出结构如图2所示。由于行方向寄生电阻、寄生电容存在的影响，使整个图像的数据传输速度受到了限制，且当像素阵列的列数较多或像素面积较大时，会继续增加数据传输时间。

发明内容

本发明提供一种用于列级ADC架构CMOS图像传感器的高速数据读出电路，以解决目前CMOS图像传感器数据读出速率较低的问题。

根据本发明实施例的第一方面，提供一种用于列级ADC架构CMOS图像传感器的高速数据读出电路，包括多位数据读出电路，每位数据读出电路都包括多列第一数据读出电路和一个第二数据读出电路，针对每位数据读出电路中的每列第一数据读出电路，其都包括第一MOS管、第二MOS管、第三MOS管、第四MOS管和反相器，所述第一MOS管的栅极连接列级ADC架构CMOS图像传感器中对应列SR存储器的对应位输出端，源极接地，漏极连接所述第三MOS管的源极，所述反相器的输入端连接所述对应列SR存储器的对应位输出端，输出端连接所述第二MOS管的栅极，所述第二MOS管的源极接地，漏极连接所述第四MOS管的源极，所述第三MOS管和第四MOS管的栅极连接所述列级ADC架构CMOS图像传感器中垂直寻址电路输出的对应列选通信号，所述第三MOS管和所述第四MOS管的漏极分别作为该列第一数据读出电路的第一输出端和第二输出端；

针对每位数据读出电路，其第二数据读出电路包括第一跨阻放大器、第二跨阻放大器和电压放大器，该位数据读出电路中每列所述第一数据读出电路的第一输出端都通过第一寄生电容和第一寄生电阻与所述第一跨阻放大器的输入端连接，所述第一跨阻放大器的输出端与所述电压放大器的负输入端连接；每列所述第一数据读出电路的第二输出端都通过第二寄生电容和第二寄生电阻与所述第二跨阻放大器的输入端连接，所述第二跨阻放大器的输出端与所述电压放大器的正输入端连接，所述电压放大器的输出端用于读出对应位信号。

在一种可选的实现方式中，针对每列第一数据输出电路，所述第一数据输出电路的第一输出端连接所述第一寄生电阻的第一端，所述第一寄生电阻的第二端连接对应第一跨阻放大器的输入端且通过对应的第一寄生电容接地，所述第一跨阻放大器的输出端连接所述电压放大器的负输入端；

所述第一数据输出电路的第二输出端连接所述第二寄生电阻的第一端，所述第二寄生电阻的第二端连接对应第二跨阻放大器的输入端且通过对应的第二寄生电容接地，所述第二跨阻放大器的输出端连接所述电压放大器的正输入端。

在另一种可选的实现方式中，针对B位数据读出电路，第j位数据读出电路中的第i列第一数据读出电路，其第一MOS管的栅极连接列级ADC架构CMOS图像传感器中第i列SR存储器的第j位输出端column dout<i,j>，所述第三MOS管和第四MOS管的栅极连接所述列级ADC架构CMOS图像传感器中垂直寻址电路输出的第i列选通信号，i和j都是大于1的整数。

在另一种可选的实现方式中，用于列级ADC架构CMOS图像传感器数据转换所需时间为：

t＝7×C_{para_total}×R_in/(2π×A)

其中，t为时序控制中采样复位信号时刻的输出，单位为秒；C_{para_total}为行向的寄生总电容，单位为法拉；A为电压放大器的放大倍数；R_in为跨阻放大器的输入阻抗，单位为欧姆。

本发明的有益效果是：

本发明用于列级ADC架构CMOS图像传感器的高速数据读出电路通过利用反相器对数字信号进行0→1和1→0的翻转，并结合信号放大原理，可以降低数据读出电路本身在行方向上存在的寄生电阻电容对图像数据传输速度的影响，从而可以提高数据读出电路的读取速率，提高图像传感器的帧频。

附图说明

图1是现有技术中列级ADC架构CMOS图像传感器的一个实施例电路示意图；

图2是现有技术中用于列级ADC架构CMOS图像传感器的高速数据读出电路的电路示意图；

图3是本发明用于列级ADC架构CMOS图像传感器的高速数据读出电路的一个实施例电路示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

参见图3，为本发明用于列级ADC架构CMOS图像传感器的高速数据读出电路的一个实施例电路示意图。该用于列级ADC架构CMOS图像传感器的高速数据读出电路可以包括多位数据读出电路310，每位数据读出电路310都包括多列第一数据读出电路311和一个第二数据读出电路312，针对每位数据读出电路310中的每列第一数据读出电路311，其都包括第一MOS(Metal-Oxiade Semiconductor，金属氧化半导体)管M11、第二MOS管M12、第三MOS管M21、第四MOS管M22和反相器INV1，所述第一MOS管M11的栅极连接列级ADC架构CMOS图像传感器中对应列SR存储器的对应位输出端(结合图1所示)，源极接地，漏极连接所述第三MOS管M21的源极，所述反相器INV1的输入端连接所述对应列SR存储器的对应位输出端，输出端连接所述第二MOS管M12的栅极，所述第二MOS管M12的源极接地，漏极连接所述第四MOS管M22的源极，所述第三MOS管M21和第四MOS管M22的栅极连接所述列级ADC架构CMOS图像传感器中垂直寻址电路输出的对应列选通信号(结合图1所示)，所述第三MOS管M21和所述第四MOS管M22的漏极分别作为该列第一数据读出电路311的第一输出端和第二输出端；

针对每位数据读出电路310，其第二数据读出电路312包括第一跨阻放大器AR1、第二跨阻放大器AR2和电压放大器A，每位数据读出电路310中的每列所述第一数据读出电路311的第一输出端都通过对应的第一寄生电容C1和第一寄生电阻R1与该位数据读出电路310中第二数据读出电路312的第一跨阻放大器AR1的输入端连接，该第一跨阻放大器AR1的输出端连接该第二数据读出电路312中的电压放大器A的负输入端，每位数据读出电路310中的每列所述第一数据读出电路311的第二输出端都通过第二寄生电容C2和第二寄生电阻R2与所述第二跨阻放大器AR2的输入端连接，所述第二跨阻放大器AR2的输出端与所述电压放大器A的正输入端连接，所述电压放大器A的输出端读出信号dout<B>。

本实施例中，结合图3所示，针对B位ADC，对应地设定用于列级ADC架构CMOS图像传感器的高速数据读出电路包括B位数据读出电路，以第1位数据读出电路为例，该位数据读出电路310中可以包括M列第一数据读出电路311和一个第二数据读出电路312，B和M都为大于1的整数，其中第一列第一数据读出电路311中第一MOS管M11的栅极连接图1中第一列SR存储器的第一位输出端column dout<11>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第一列选通信号column sel<1>；第二列第一数据读出电路311中第一MOS管M11的栅极连接图1中第二列SR存储器的第一位输出端column dout<21>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第二列选通信号column sel<2>；第三列第一数据读出电路311中第一MOS管M11的栅极连接图1中第三列SR存储器的第一位输出端column dout<31>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第三列选通信号column sel<3>；……；第M列第一数据读出电路311中第一MOS管M11的栅极连接图1中第M列SR存储器的第一位输出端column dout<M1>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第M列选通信号column sel<M>。

同样地，以第B位数据读出电路为例，该位数据读出电路310中可以包括M列第一数据读出电路311和一个第二数据读出电路312，其中第一列第一数据读出电路311中第一MOS管M11的栅极连接图1中第一列SR存储器的第B位输出端column dout<1B>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第一列选通信号column sel<1>；第二列第一数据读出电路311中第一MOS管M11的栅极连接图1中第二列SR存储器的第B位输出端column dout<2B>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第二列选通信号column sel<2>；第三列第一数据读出电路311中第一MOS管M11的栅极连接图1中第三列SR存储器的第B位输出端column dout<3B>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第三列选通信号column sel<3>；……；第M列第一数据读出电路311中第一MOS管M11的栅极连接图1中第M列SR存储器的第B位输出端column dout<MB>，第三MOS管M21和第四MOS管M22的栅极连接图1中垂直寻址电路输出的第M列选通信号column sel<M>。

由此可见，针对第j位数据读出电路中的第i列第一数据读出电路，其第一MOS管M11的栅极连接列级ADC架构CMOS图像传感器中第i列SR存储器的第j位输出端column dout<i,j>，所述第三MOS管M21和第四MOS管M22的栅极连接所述列级ADC架构CMOS图像传感器中垂直寻址电路输出的第i列选通信号，i和j都是大于1的整数。另外，针对每列第一数据输出电路311，所述第一数据输出电路311的第一输出端连接所述第一寄生电阻R1的第一端，所述第一寄生电阻R1的第二端连接对应第一跨阻放大器AR1的输入端且通过对应的第一寄生电容C1接地，所述第一跨阻放大器AR1的输出端连接所述电压放大器A的负输入端；所述第一数据输出电路311的第二输出端连接所述第二寄生电阻R2的第一端，所述第二寄生电阻R2的第二端连接对应第二跨阻放大器AR2的输入端且通过对应的第二寄生电容C2接地，所述第二跨阻放大器AR2的输出端连接所述电压放大器A的正输入端。

由上述实施例可见，本发明用于列级ADC架构CMOS图像传感器的高速数据读出电路通过利用反相器对数字信号进行0→1和1→0的翻转，并利用放大器结合信号放大原理，可以降低数据读出电路本身在行方向上存在的寄生电阻电容对图像数据传输速度的影响，从而可以提高数据读出电路的读取速率，提高图像传感器的帧频。

本发明用于列级ADC架构CMOS图像传感器的高速数据读出电路增加了电流变化的敏感程度，后级放大器的3dB带宽由行方向的寄生总电阻和寄生总电容决定，行方向的寄生总电阻为R_{para_total}，寄生总电容为C_{para_total}，则图像传感器数据转换所需时间为：

t＝7×C_{para_total}×R_in/(2π×A)

其中，t为时序控制中采样复位信号时刻的输出，单位为秒；C_{para_total}为行方向的寄生总电容，单位为法拉；A为电压放大器的放大倍数；R_in为跨阻放大器的输入阻抗(远小于寄生总电阻R_{para_total})，单位为欧姆；而用于列级ADC架构CMOS图像传感器典型数据读出结构的数据转换所需时间大概为：

t＝7×C_{para_total}×1/g_M2/2π

其中，C_{para_total}为行方向的寄生总电容，单位为法拉；1/g_M2为图2中PMOS管M2的输出电阻(远小于寄生总电阻R_{para_total})，单位为欧姆；其中，R_in≤1/g_M2。

两者相比，本发明用于列级ADC架构CMOS图像传感器的高速数据读出电路减小了的转换时间；这样，减小了从M列列电路到读出电路的读出所需时间，从而提高了图像传感器的帧频。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。