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一种保持时序逻辑电路时序准确的新型结构

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摘要

一种能够保持时序逻辑电路的时序准确的新型结构，其包括两个及两个以上D触发器，数据输入信号DATA从第一个D触发器的数据输入端接入，时钟输入信号CLOCK从最后一个D触发器开始接入。时钟输入信号在进入各D触发器前用延迟器或反相器进行延时。

1. 一种保持时序逻辑电路时序准确的新型结构 [P] . 中国专利： CN208272950U . 2018.12.21
2. 一种保持时序逻辑电路时序准确的新型结构 [P] . 中国专利： CN106849914A . 2017-06-13
3. Method of generating timing constraint model of logic circuit, program for generating timing constraint model of logic circuit, and timing-driven layout method of using the timing constraint model [P] . 美国专利： US2003229871A1 . 2003-12-11

机译：逻辑电路的时序约束模型的生成方法，逻辑电路的时序约束模型的生成程序以及使用时序约束模型的时序驱动布局方法
4. TIMING CONSTRAINT GENERATING METHOD TO LOGICAL CIRCUIT, TIMING CONSTRAINT GENERATING PROGRAM TO LOGICAL CIRCUIT, AND PROGRAM RECORDING MEDIUM FOR GENERATING TIMING CONSTRAINT TO LOGICAL CIRCUIT [P] . 日本专利： JP2002215711A . 2002-08-02

机译：用于逻辑电路的时序约束生成方法，用于逻辑电路的时序生成约束程序以及用于将逻辑电路的时序生成约束的程序记录介质
5. METHOD AND PROGRAM FOR GENERATING TIMING CONSTRAINT MODEL FOR LOGIC CIRCUIT AND TIMING-DRIVEN LAYOUT METHOD USING TIMING CONSTRAINT MODEL [P] . 日本专利： JP2004013720A . 2004-01-15

机译：用于生成逻辑电路的时序约束模型的方法和程序以及采用时序约束模型的时序驱动布局方法