一种视频编码芯片架构等效硬件复杂度及性能估计模型

摘要

本发明公开一种视频编码芯片架构等效硬件复杂度及性能估计模型，从静态硬件资源消耗和芯片工作时能量资源(功耗)消耗入手，分析逻辑门、片上SRAM、访存带宽、吞吐等硬件性能参数和资源消耗(硬件和能耗)之间关系，构建反映流水算法和硬件架构复杂度的资源消耗模型。将硬件资源和能量资源消耗映射为等价货币量，构建反映流水算法复杂度的资源消耗模型。基于流水算法模型及流水时序验证模型，在无需硬件描述语言(RTL)设计实现情况下，提出资源消耗模型相关参数的定量估算方法，为资源消耗度量提供支持。

说明书

技术领域

本发明涉及视频编码芯片领域，特别涉及一种视频编码芯片架构等效硬件复杂度及性能估计模型。

背景技术

视频编码芯片设计是个复杂的系统工程，包括算法设计、架构设计、RTL设计、后端设计、流片测试等环节。视频编码芯片设计的瓶颈在于高性能算法和架构设计，直接决定视频编码IP核的性价比和市场接受度。率-失真-复杂度性能方法是视频编码算法优化、以及视频编码芯片架构性能优劣的标准。针对芯片实现视频编码算法及硬件架构的复杂度和率失真性能协同优化，是算法和结构设计需要权衡的指导性因素。

视频编码复杂度度量非常复杂。硬件流水和软件编程的视频编码器算法复杂度评价不同，芯片实现复杂度需考虑计算/存储消耗、吞吐、访存带宽等因素；本发明针对芯片并行流水处理的特点，考虑逻辑门、SRAM消耗、访存带宽、硬件效率等因素，构建相对准确的硬件实现复杂度模型；提出合适的率-失真-复杂度性能评价方法，为流水算法多参数组合选择提供评判依据支持。

最接近的现有技术1：软件编码器基于机器周期数或代码运行时间的复杂度度量方法。这两类视频编码复杂度度量方法，主要适用于软件视频编码器，通过编码算法代码的代码机器数和代码运行时间，度量编码器复杂度。其缺陷是仅适用于基于DSP或处理器的软件视频编码器复杂度估算，不适合视频编码编码芯片复杂度估计。

最接近的现有技术2：基于视频编码器汇编代码分析的方法。视频编码代码汇编指令分为计算、判断、存储三类并统计指令数，分析编码器各模块计算、控制和访存的复杂度，构建模型度量编码器的复杂度。其缺陷是仅适用于基于DSP或多核处理器的软件视频编码器复杂度估算，不适合视频编码芯片复杂度估计。

最接近的现有技术3：基于圆内扇形区域的复杂度度量方法。这类方法将视频编码芯片逻辑门、片上SRAM、访存带宽、硬件效率等性能参数，映射到一个圆内多个扇形区域，比较不同扇形区域形状，定性地分析各目标参数性能表现。其缺陷是逻辑门、片上SRAM、访存带宽、硬件效率等不同量纲参数如何进行归一化，各个参数之间归一化相对比例关系比较难控制；无芯片复杂度度量公式和模型。

发明内容

本发明的目的是提供一种视频编码芯片架构等效硬件复杂度及性能估计模型，选择度量芯片硬件实现复杂度过程中关注的硬件性能参数；确定无硬件RTL代码实现情况下度量或估计硬件性能参数的方法；基于不同量纲性能参数提出芯片实现硬件复杂度的模型；如何评价视频编码算法和硬件架构的率-失真-复杂度性能。

为了实现上述目的，本发明的方案是：一种视频编码芯片架构等效硬件复杂度及性能估计模型，其特征在于，所述模型包括：

SystemC流水化视频编码算法验证平台，在无需硬件RTL实现情况下，能够快速估算出硬件性能参数，包括逻辑资源消耗性能、SRAM消耗性能、外存总线线宽、系统吞吐性能、硬件逻辑效率、内存访存效率以及外存访存效率七个参数，这些参数能反映视频编码芯片复杂度；

RTL流水线时序验证平台，是流水化算法定制优化的前提约束，将不同粒度算法模块抽象为黑匣子，采用SystemC以少量代码在RTL级实现流水线模型描述，具体数据处理模块采用“黑匣子”代替，仅描述各粒度模块启动、停止和完成处理条件；

RAM和硬件效率估计模型，基于SystemC流水化视频编码算法验证平台，直接估算出SRAM消耗性能、外存总线线宽、硬件逻辑效率、内存访存效率、外存访存效率五个参数；

逻辑门估计模型，采用等效建模方法，基于SystemC流水算法编译代码段的目标代码容量，间接估算逻辑资源消耗性能参数；

率-失真代价估计模型，基于积分面积等效估算方法，估计出平均编码率-失真编码代价；

系统时钟频率估计模型，在Modelsim环境中，进行流水线时序仿真验证，度量各模块对应流水吞吐，得到系统吞吐性能参数；

资源消耗模型，包括能量资源消耗模型和硬件资源消耗模型，将反映硬件复杂度的不同量纲的性能参数，映射为硬件资源和能量资源消耗，基于资源消耗的硬件复杂度度量估计模型，解决个目标性能参数之间互相制约、权重难以准确评估问题；

复杂度估计模型，基于能量资源和硬件资源消耗模型，估算出视频编码芯片的硬件复杂度；

资源消耗效率性能评价模型，基于复杂度估计模型和率-失真代价估计模型，构建系统的资源消耗效率性能评价模型。

优选地，所述的SystemC流水化视频编码算法验证平台，为参数可配置的流水算法模型，基于SystemC交易级建模来实现流水算法行为级描述，采用SystemC模块、进程、通道等描述并发数据处理行为，采用端口、接口和通道描述组件模块之间数据交互行为。

优选地，所述的SystemC流水化视频编码算法验证平台，根据可配置流水算法特点，创建数据流水处理基本模块，包括一定粒度块的SAD计算、1/2像素插值、1/4插值、可重构帧内预测、可重构变换、量化、移动可控数据暂存器阵列；这些组件模块处理颗粒度可配置。

优选地，所述的SystemC流水化视频编码算法验证平台，根据流水算法数据流组织、处理和交互行为，例化可配置组件模块和存储器，搭建交易级流水算法验证平台。

优选地，所述交易级流水算法验证平台能够实现分层流水控制；能够实现流水级间数据交换缓存；能够实现流水级间数据交互控制；流水模块采用一定粒度组件模块和一定并发度组合以可重构方式实现。

优选地，所述交易级流水算法验证平台中，模块的颗粒度和并发强度和实际RTL模型一致；实际并发的数据处理，在代码中并发实现，避免简单循环导致参数估计误差；实现片上SRAM和数据处理组件模块间数据交互处理，以及主要控制状态机，可估计出数据组织处理和状态机产生的逻辑门消耗。

本发明的有益效果是：资源消耗代价所需的逻辑资源消耗性能、SRAM消耗性能、外存总线线宽、系统吞吐性能、硬件逻辑效率、内存访存效率以及外存访存效率七个参数和硬件架构相关，而流水算法中算法控制和实现相关的参数组合非常多，如果都通过RTL设计、综合和仿真来估计硬件性能参数，这个过程非常复杂。在无需RTL设计实现情况下，针对不同算法参数取值组合，较快估算硬件性能参数，对于资源消耗代价估计极为重要。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种视频编码芯片架构等效硬件复杂度及性能估计模型的系统模型图。

图2为本发明一种视频编码芯片架构等效硬件复杂度及性能估计模型的硬件价值成本、能量消耗成本和资源消耗代价之间关系。

图3为本发明一种视频编码芯片架构等效硬件复杂度及性能估计模型的率-失真代价J估计方法。

图4为本发明一种视频编码芯片架构等效硬件复杂度及性能估计模型的J-S约束优化参数组合选择。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种视频编码芯片架构等效硬件复杂度及性能估计模型。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例1：

如图1至图3所示，为本发明的一种实施方式，一种视频编码芯片架构等效硬件复杂度及性能估计模型，包括：SystemC流水化视频编码算法模型，在无需硬件RTL实现情况下，能够快速估算出硬件性能参数，包括逻辑资源消耗性能lg、SRAM消耗性能sr、外存总线线宽bwd、系统吞吐性能thr、硬件逻辑效率elg、内存访存效率esr以及外存访存效率emem七个参数，这些参数能反映视频编码芯片复杂度。这些参数之间有着复杂关系，外存访问带宽与系统吞吐性能thr、外存总线线宽bwd、外存访存效率emem三个参数有关，系统功耗与逻辑资源消耗性能lg、SRAM消耗性能sr、外存访问带宽、硬件逻辑效率elg、内存访存效率esr等参数密切相关。逻辑资源消耗性能lg、SRAM消耗性能sr与系统吞吐性能thr之间相互制约。系统功耗是整体反映复杂度一个参量，但功耗度量也比较复杂，除和硬件架构性能参数有关，还和硬件各模块工作效率和CMOS工艺相关。

RTL流水线时序模型，是流水化算法定制优化的前提约束，将不同粒度算法模块抽象为黑匣子，采用SystemC以少量代码在RTL级实现流水线模型描述，具体数据处理模块采用“黑匣子”代替，仅描述各粒度模块启动、停止和完成处理条件。

RAM和硬件效率估计模型，基于SystemC流水化视频编码算法模型，直接估算出SRAM消耗性能sr、外存总线线宽bwd、硬件逻辑效率elg、内存访存效率esr以及外存访存效率emem五个参数。

逻辑门估计模型，采用等效建模方法，基于SystemC流水算法编译代码段的目标代码容量，间接估算逻辑资源消耗性能lg参数。

率-失真代价估计模型，采用基于积分面积等效估算方法，估计出平均编码率-失真编码代价。采用Clearview专业视频评测仪，该设备基于MS-SSIM算法估计DMOS评分，以度量感知编码失真。将DMOS映射为和失真反比关系，即感知失真越小，DMOS评分越高。采用多个(R,Dmos)测试点拟合Dmos-R曲线，通过Matlab积分运算得到的面积来度量率-失真代价J，如图3所示，这个积分J可以根据积分区间R1和R2之间面积确定。为获得相对准确的J值，对于同一视频格式，测试10个以上代表视频序列，计算平均J用于算法J-S性能约束。

系统时钟频率估计模型，在Modelsim环境中，进行流水线时序仿真验证，度量各模块对应流水吞吐，得到吞吐性能参数thr。

资源消耗模型，包括能量资源消耗模型和硬件资源消耗模型，流水算法和芯片架构复杂度体现为一定硬件资源和能量资源的消耗，将反映硬件复杂度的不同量纲的性能参数，映射为硬件资源和能量资源消耗，提出基于资源消耗的硬件复杂度度量估计模型，解决个目标性能参数之间互相制约、权重难以准确评估问题。硬件资源消耗反映硬件架构(IP核)的静态资源消耗，它决定视频编码芯片IP核的硬件价值成本(P)。另一方面，芯片功耗是影响IP核用户满意评价的因素，功耗决定芯片的能量消耗，从统计角度估算单芯片功耗导致的能量消耗成本E。硬件价值成本P和能量消耗成本E都采用等价货币量(美分/宏块，或美分/CTU)度量，基于此提出反映流水算法复杂度的资源消耗(S)度量模型，S＝f(P,E)。

考虑到逻辑门、SRAM和芯片封装引脚数决定IP核的硬件价值成本P，以单帧图像内宏块/CTU数为参数，提出三个归一化性能参数：逻辑资源消耗性能lg(门/宏块)、SRAM消耗性能sr(比特/宏块)、外存总线线宽bwd。除这三个参数外，时钟频率和访存带宽对功耗影响较大，这两个参数和系统吞吐性能thr相关。另外，功耗还和硬件资源、SRAM访问及外存访问效率elg,esr,emem相关，这三个参数为相应硬件时钟翻转的相对百分比。

基于机理分析建模方法，将硬件价值成本P映射为lg、sr和bwd三个参数的函数，构建IP核硬件价值成本P模型：P＝f1(lg,sr,bwd)。另外，排除CMOS工艺因素，构建功耗为thr,lg,sr,bwd,elg,esr,emem系数的函数。建立能耗成本模型：E＝f2(thr,lg,sr,bwd,elg,esr,emem)。最后得到系统资源消耗代价模型：S＝f(P,E)，如图2所示。

考虑到lg,sr,bwd参数间相对独立，硬件价值成本P模型采用线性函数模型。90nmCMOS工艺之后，系统静态功耗占总功耗比例越来越大。在构建能耗成本模型时，将静态功耗和动态功耗分开考虑。静态功耗和lg、sr相关；动态功耗和thr、lg、sr以及bwd相关。统计芯片用户平均使用时间，可估算出单个CTU消耗电能及相应能耗货币量代价。

复杂度估计模型，基于能量资源和硬件资源消耗模型，估算出视频编码芯片的硬件复杂度。

资源消耗效率性能评价模型，基于复杂度估计模型和率-失真代价估计模型，构建系统的资源消耗效率性能评价模型。流水算法参数优化和硬件架构设计需要在率-失真代价J和资源消耗S之间权衡。流水算法和硬件架构优化的任务是在候选离散取值空间内，寻找一个合适的多参数取值组合，使流水算法对于多数视频序列，有较好的J-S性能表现。这个离线搜索过程，拟采用启发式方法搜索策略。在搜索过程中，当某个算法参数从一个取值变为另一个取值(参数扰动)，该参数扰动是否获得更高J-S性能，需要有一个算法参数取值选择的决策判据。本发明关注算法参数改变时，单位资源消耗变化导致J代价变化(资源消耗效率)，采用J和S的斜率slop度量如下：slop＝VJ/VS。如图4所示，相同资源消耗变化ΔS，导致的ΔJ增加量越大，表明该算法参数的资源消耗效率较高。slop将作为算法参数取值搜索时，参数不同取值性能优劣的判据。

SystemC流水化视频编码算法验证平台，为参数可配置的流水算法模型，基于SystemC交易级建模来实现流水算法行为级描述，采用SystemC模块、进程、通道等描述并发数据处理行为，采用端口、接口和通道描述组件模块之间数据交互行为。

SystemC流水化视频编码算法验证平台，根据可配置流水算法特点，创建数据流水处理基本模块，包括一定粒度块的SAD计算、1/2像素插值、1/4插值、可重构帧内预测、可重构变换、量化、移动可控数据暂存器阵列；这些组件模块处理颗粒度可配置。

SystemC流水化视频编码算法验证平台，根据流水算法数据流组织、处理和交互行为，例化可配置组件模块和存储器，搭建交易级流水算法验证平台。

交易级流水算法验证平台能够实现分层流水控制；能够实现流水级间数据交换缓存；能够实现流水级间数据交互控制；流水模块采用一定粒度组件模块和一定并发度组合以可重构方式实现。

交易级流水算法验证平台中，模块的颗粒度和并发强度和实际RTL模型一致；实际并发的数据处理，在代码中并发实现，避免简单循环导致参数估计误差；实现片上SRAM和数据处理组件模块间数据交互处理，以及主要控制状态机，可估计出数据组织处理和状态机产生的逻辑门消耗。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。