在用于半导体器件的结构中的第二材料中嵌入的第一材料的表面上形成层的方法

摘要

描述了一种在铜线(3，107)的表面上形成阻挡层(6，110)的方法，该铜线嵌入在用于半导体器件的互连结构中的电介质材料(2，100)中。通过气相沉积步骤将阻挡层(6，110)选择性地沉积在铜线(3，107)的表面上，在气相沉积步骤之前对电介质材料(2，100)的表面进行处理，以在气相沉积步骤过程中抑制在阻挡层(6，110)上的沉积。优选地，气相沉积过程包括原子层沉积。

说明书

技术领域

本发明涉及在用于半导体器件的结构中的第二材料中嵌入的第一材料的表面上形成层的方法。本发明尤其但不具有排他性地涉及在嵌入互连结构中的电介质中的金属线上形成扩散阻挡层的方法。

背景技术

在集成电路裸片的标准铜互连集成方案中，在化学机械抛光(CMP)步骤之后，在层间电介质(ILD)和铜线的顶部整层沉积电介质阻挡层。该阻挡层有两个作用，1)防止铜扩散进电介质以及2)起通孔蚀刻停止层的作用。

在公知的SiN和SiC阻挡层的情况下，通常的一个问题是铜线和覆在上面阻挡层的弱界面。这种弱界面导致早期的可靠性由于电子迁移电阻降低而失效。而且，在铜线顶部附近的电场集中是最大的，这增强了局部铜迁移和应力导致的空洞。

只在集成电路生产过程中在选择的位置上沉积材料的能力是有利的，这是因为它消除了对限定沉积区域的昂贵的图案成型步骤的需求。例如，设想所谓的自对准阻挡层(self-aligned barrier，SAB)将在先进Cu双面嵌入工艺中取代用于金属线覆盖的阻挡层薄膜。SAB(CoWP等)主要应用于改善电迁移电阻和降低邻近金属线之间的电容耦合。

当前的用于自对准阻挡层的集成方案采用选择性的无电工艺，该工艺基于要被覆盖的金属表面的催化活化作用。首先，将催化剂(通常为钯)主导性地沉积在金属线上，然后，在无电电镀槽中，在线上沉积阻挡层。钯对线上的阻挡层的选择性自对准生长进行催化。必须小心地去除沉积在金属线之间的任何钯，以避免在使用时线上的过量的电流泄漏。由于钯活化不是100％针对铜而选择的，在集成过程中，活化和清洗步骤非常关键。在这种方法中，通过使表面的金属化部分发生催化反应，实现这种选择性。这种方法的缺点是只有金属化薄膜可以被沉积在金属化表面的顶部。

公知的无电CoWP沉积工艺导致了线高度的增加，这会使电容方面的任何收益部分地损失掉。另外，无电生长的薄膜倾向于在横向生长，从而减小了电介质间隔。这导致了线间电容耦合的增大，并从而降低了可靠性。这些工艺还可能导致金属线间的金属化沉积，这导致了泄漏电流特性的下降。

在本领域公知采用物理气相沉积(Physical Vapour Deposition，PVD)来在铜线上沉积金属化TaN/Ta阻挡层。现在已知有两种不同的方法。简要地，第一种方法涉及金属化阻挡层的光刻图案成形，以便去除铜线间的金属化阻挡层。第二种方法涉及在铜线中生成凹槽，并用阻挡层填充这些区域。在第一种方法中，需要一种昂贵的额外掩模步骤。而且，任何未对准误差导致在线的一侧上的阻挡层完全去除。在第二种方法中，通过CMP过抛光或湿法化学蚀刻对铜线进行凹进处理。然后，在电介质和金属线上沉积PVD阻挡层。在第二种CMP步骤中，去除该区域的阻挡层，而在凹进的铜线上留下TaN/Ta阻挡覆盖层。这种方法的缺点是：1)难以控制铜凹进，特别是对于不同线宽的铜凹进，2)铜的回蚀会消耗Cu的间隔，这增大了电阻率，3)需要两个昂贵的CMP步骤，4)回蚀步骤可能使金属间电介质的低k特性扩散/破坏。

发明内容

希望提供新的选择性沉积工艺，来在电介质或金属上选择性地生长金属化或非金属化薄膜，这种方法至少会缓解一些上述问题。

根据本发明，提供了在嵌入用于半导体器件的结构的第二材料中的第一材料的表面上形成层的方法，在这种方法中，通过气相沉积步骤，将该层选择性地沉积在第一材料的表面上，以及其中，在气相沉积步骤之前，对第二材料的表面进行处理，以在气相沉积过程中禁止在该层上进行沉积。

在优选实施例中，气相沉积步骤包括原子层沉积步骤。

处理步骤可以将第二材料的表面从亲水表面转化为疏水表面。

在一个实施例中，处理步骤可以将为电介质的第二材料的表面从亲水表面转化为疏水表面。

在处理步骤之前，第二材料的表面的端基基本上是羟基，在处理步骤之后，第二材料的表面的端基基本上是甲基。

将第二材料的表面暴露于六甲基二硅胺烷(HMDS)蒸气，可以实现这种处理。

在一个可替换实施例中，用酸性清洗剂(例如，HF湿式清洗剂或HF蒸气清洗剂)处理第二材料的表面，以使该表面疏水。

在一个可替换实施例中，处理步骤包括：横跨第一材料的表面和横跨第二材料的表面沉积抗蚀剂材料层，用光刻通量照射该抗蚀剂材料层，以便第一材料反射的通量使基本上位于第一材料上的抗蚀剂区域在基本上位于第二材料上的抗蚀剂材料的一个或多个区域之前显影，在没有去除基本上位于第二材料上的抗蚀剂材料的一个或多个区域的情况下，去除基本上位于第一材料上的抗蚀剂材料区域。

本发明对于在用于半导体器件的互连结构中的金属线上沉积扩散阻挡层是特别有用的。

附图说明

现在，只参照附图，通过示例，对本发明的一个实施例进行描述，其中，

图1a-图1f是图示说明制造用于半导体器件的结构的示意图；

图2图示说明了沉积在表面上的HMDS蒸气；

图3图示说明了作为在不同的表面类型上用ALD沉积的周期数的函数的Ta数量的图；

图4图示说明了示出作为不同表面处理函数的ALD薄膜的表面覆盖的图；

图5a-图5k是图示说明了制造用于半导体器件的结构的示意图。

具体实施方式

在本发明的优选实施例中，原子层沉积(ALD)用于在半导体基板中的金属互连线上选择性地沉积阻挡层。ALD是一种沉积技术，其由于它的均匀性、保形性以及极易控制的沉积性能而广为人知。ALD技术包括每次一个地与晶片表面反应的气态反应物(或前驱物)的连续脉冲。由于在可用表面反应位置上的反应物的吸收，在前驱物脉冲过程中，层的生长是自约束的。ALD极其依赖晶片表面上的配合基的密度、有效性和可达性以及他们与ALD反应物的反应性能。通过局部钝化吸收表面，可以进行选择性原子层沉积，换句话说，使吸收表面的被选择部分不与提供的前驱物化学物质反应。

很多ALD前驱物对自然出现在电介质层表面的诸如羟基和基于胺的配合基之类的亲水基有很强的反应性。在实施ALD之前，在电介质表面的这些亲水基被转化为疏水基，这些疏水基不与ALD前驱物反应。因此，实施ALD时，局部生长没有出现在电介质表面，只出现在要被覆盖的金属表面。

参照图1a-1f，双嵌入结构形成的部分1包括电介质层2、在电介质层2中形成的金属通孔3以及隔开电介质层2和金属通孔3的金属扩散阻挡层4。可以根据标准操作规程形成结构1。

在已经沉积通孔3和已经根据标准操作规程执行化学机械抛光(CMP)之后，用等离子处理(例如，基于氢的等离子处理)去除阻蚀剂5。

等离子处理暴露了疏水基，例如羟基或基于胺的配合基，这是电介质层2的端基。在优选实施例中，将电介质层2暴露于六甲基二硅胺烷(HMDS)蒸气，对暴露的羟基进行钝化/去活性。如图2所示，HMDS蒸气20用甲基硅配合基23代替电介质表面的羟基21，在ALD过程中通常采用的温度下，甲基硅配合基23是不与各种ALD前驱物反应的。

然后，采用PDMAT和NH3作为前驱物，在200-275摄氏度的温度范围内优选地执行原子层沉积。前驱物接触时间通常长于每个脉冲0.5秒，以使所有反应位置完全饱和。在大约40个周期的接触之后，在金属通孔上获得大约2nm厚的Ta₃N₅阻挡层6，这对于覆盖目的足够了。由于对金属有很大的选择性，用阻挡层6充分覆盖金属线。只有很少量的阻挡层6a被沉积在电介质上的金属线之间(＜1e15at/cm²)。

阻挡层的生长性能取决于表面上的活性基的密度。如图3所示，我们观察到，在20-100个连续的前驱物接触周期之后，沉积在Cu表面上的Ta的数量比在甲基化(例如，CVD SiOC)类型材料上的Ta的数量大15-20倍。

对前驱物吸收的选择性源于在SiOC表面上的少量活性表面基(主要是未反应的甲基的出现)。因此，在最初的生长阶段中，少量的前驱物分子被化学吸收在比拟于铜的甲基化表面，从而，解释了ALD工艺的选择性。如果在SiOC上实施了大量的周期，沉积将主要发生在已经沉积的材料上，将出现岛状类型的生长性能。如果活性表面基的最初密度比较低，在这些岛彼此接触之前，需要大量的沉积周期。在图4中，示出了作为不同表面预处理函数的ALD薄膜的表面覆盖。氩或氢等离子的应用可以增强最初吸收位置的数量。只要避免了任何等离子表面处理，每个周期的生长速率依然保持很小。

返回参见图1e和1f，最后的HF浸泡用于去除沉积在电介质层的任何阻挡层6a，以避免形成潜在的泄漏通路。最后，以标准方式在第一电介质层2和阻挡层6上沉积另一个电介质层7。

在一个没有采用HMDS的可替换实施例中，电介质层2本质上是疏水的，但作为(例如)等离子处理的结果而具有亲水表面。在该实施例中，在沉积阻挡层6之前，用酸性(例如HF湿法清洗剂或蒸气清洗剂)对电介质层2进行处理，以使电介质层2的表面疏水。然后，可以如上所述地在金属线上选择性地沉积阻挡层6。

用ALD阻挡层以这种方式覆盖这些线具有很多优点，尤其是比拟于疏水表面的金属化表面上的ALD阻挡层的良好的选择性。ALD的其他优点包括它的生长速率的原子级控制以及沉积过程的保形性。另外，可以采用比拟于CoWP的非常薄的阻挡层，提供了最小的外形，以及增大了电容。还提供了阻挡层的最小的向外生长。

现在对本发明的另一个实施例进行描述，该实施例的工艺是基于在反射金属线上的局部的树脂显影，以生成用于沉积阻挡层的自对准开放区域。自对准抗蚀剂显影利用金属线和金属间电介质层的反射率差异。在掩模的低照明步骤中，由于在金属-树脂界面处的光反射(“局部双倍曝光”)而在金属线上局部达到了显影的阈值。调整照明剂量，以便在金属线上获得显影的阈值剂量，而在光线被吸收的金属线之间没有达到该阈值剂量。优选地抗蚀剂是标准的193nm负抗蚀剂，以便可以去除达到显影阈值的地方的抗蚀剂。在去除抗蚀剂之后，优选地采用ALD沉积方法，选择性地沉积选择的金属化或电介质阻挡层。剩余的抗蚀剂不与ALD前驱物反应，以便阻挡层生长主要只发生在金属线上。

对关于图5a-图5k的工艺进行更详细地描述。在形成互连结构的第一步骤中，在电介质层100上沉积防反射电介质材料层101，例如，低k绝缘材料。防反射电介质材料，例如，底部防反射涂层(BARC)是公知的材料，其充分地吸收而不是反射光刻光通量。然后，以标准方式，在防反射电介质材料层101上沉积硬掩模102。

在标准抗蚀剂旋转步骤中采用掩模103，来在硬掩模102上沉积负抗蚀剂104的图案，执行光刻曝光。

以标准方式，通过硬掩模102转印抗蚀剂图案，形成一个或多个通孔105，以及例如通过等离子蚀刻去除抗蚀剂图案104。

以标准方式在通孔105的侧壁上和在硬掩模102上形成扩散阻挡层106。接下来，沉积金属层107(在该示例中为铜)来填充通孔105。以标准方式，通过沉积最初的铜种子层，然后通过电化学电镀用铜填充通孔105来实现这个目的。

然后，以标准方式，通过化学机械抛光(CMP)去除通孔105上的任何过量的铜、阻挡层106在硬掩模102上的部分以及硬掩模自身。

此后，在防反射电介质材料层101和铜107上沉积通常的193nm的负抗蚀剂层108。接下来，在不采用掩模的情况下，将负抗蚀剂层108曝光于光刻光通量109。如图5h所示，该通量基本上垂直入射层108。已经通过负抗蚀剂层108并入射在铜线107上的通量通过层108反射回来。然而，已经通过负抗蚀剂层108并入射在铜线107上的通量被那种材料吸收。结果，负抗蚀剂层108的基本上直接在铜通孔107上的区域比负抗蚀剂层108的基本上直接在防反射电介质材料101上的区域曝光于更多的光通量。选择入射光通量109的强度和持续时间，以便在基本上直接在铜线107上的部分中达到负抗蚀剂层108的显影阈值，但在基本上直接在防反射电介质材料101上的那些部分未达到该显影阈值。

接下来，以标准方式去除抗蚀剂层108的已被显影的部分，来显露铜线107。然后，采用ALD在铜线107上选择性地沉积阻挡层110。抗蚀剂层108的区域不与ALD前驱物反应，在这些区域上出现了很少生长或者没有出现生长。用于实施ALD的条件可以与参照图1-图4所描述的实施例中的条件相同，也就是说，在200-275摄氏度的温度范围内，采用PDMAT和NH3作为前驱物，前驱物接触时间通常长于每个脉冲0.5秒。

此后，例如，通过等离子蚀刻或湿法化学方法去除抗蚀剂层108的剩余区域，使阻挡层110局部地位于铜线107上，这些阻挡层只具有很少的横向突出。

最后，可以在第一电介质层100和阻挡层110上以标准方式沉积另一个电介质层(未示出)。

这种方法形成了对准良好和限定良好的阻挡层，该阻挡层具有很小的横向生长物。在选择性阻挡层沉积之后，可以很容易地去除抗蚀剂和任何残余物，以避免形成潜在的泄漏通路。另外，由于没有采用已知方法中的SiC或SiCN覆盖和/或蚀刻停止层和USG硬掩模，所以减小了金属通孔之间的电容。而且，由于线的完全金属化密封，这种方法导致了电介质可靠性和电迁移寿命的显著改善。

应当理解的是，可以在本发明的实施例中采用不是ALD的其他气相沉积技术，例如，CVD。虽然上述的实施例涉及互连结构中的扩散阻挡层的沉积，但是，应当理解的是，本发明的实施例可以用于沉积用于半导体器件的各种结构中的其他类型的层。

已经通过优选实施例这样描述了本发明，应当很容易理解的是，讨论的实施例只是示范性的，在不脱离由所附的权利要求及其等同物所设定的本发明的精神和范围的情况下，可以进行那些拥有适当知识和技术的人员可以能想到的变型和变种。在权利要求中，括号中的任何参考标号不应当被理解为对权利要求的限制。“包含”、“包括”以及类似的词不排除没有在权利要求或说明书中作为整体列出的元件或步骤的出现。元件的单个参考不排除同样元件的多个参考的出现。

本领域技术人员很容易认识到，可以对描述中公开的多个参数进行修改，在不脱离本发明的范围的情况下，可以组合各种公开和/或主张的实施例。