集成电路全速电流测试方法

摘要

本发明涉及集成电路测试方法，其步骤包括：第一步，确定测试频率，第二步确定测试波形模式，第三步，确定可测试性测度及其阈值，第四步，测试波形生成，第五步，运行测试。本发明也可以检测一些用逻辑测试方法不可检测的故障，即所谓的冗余故障。测试效率高，适应于大批量集成电路芯片生产线的需要；不需要特别高指标的昂贵的测试仪；故障覆盖率高，适应于国防、航空航天等高可靠芯片的需求。本发明提供了对于高达几个GHz的高频数字CMOS集成电路，直接用其工作频率进行全速电流测试的方法，而测试周期可以灵活地根据测试仪的测试速度而定，可以慢到毫秒级。

说明书

技术领域

本发明涉及集成电路测测技术领域，特别是涉及一种集成电路静态电流测试方法和瞬态电流测试方法相结合的全速电流测试方法。(注：集成电路测试是集成电路设计、制造、封装、测试四大技术之一。)

背景技术

现在，一个CMOS集成电路芯片工作电流可达30-50A甚至将要超过100A，电流变化率可达每纳秒数十安培。这对现有的测试方法和测试仪器提出了的严峻挑战。稳态电流测试方法(IDDQ Testing)自20世纪80年代提出以来，目前已成为一种广为接受的重要的CMOS数字集成电路的测试方法。但是，测试频率低，故障覆盖率不够高。CMOS电路中仍有某些故障，既不能被逻辑测试也不能被稳态电流测试方法检测出来。二十世纪九十年代中期，人们提出了瞬态电流测试(IDDT Testing)的概念，企图通过观察和分析电路在其内部状态发生变化时所产生的瞬态电流，来发现某些不能被其它测试方法所发现的故障。这种方法对测试仪要求高。对于1GHz的集成电路，要求在几百皮秒(ps)内测出瞬态电流，目前的测试仪做不到这一点。瞬态电流测试波形的分析方法包括电流波形的平均幅度、求积分、傅里叶分析、小波分析等，已有不少办法。但输入波形都是随机选取，影响测试的故障复盖率。

本发明将静态电流测试方法和瞬态电流测试方法两种方法结合起来。对于高达几个GHz的高频数字CMOS集成电路，直接用其工作频率进行全速电流测试。不需要特别高指标的测试仪，测试效率高，故障覆盖率高，可以检测固定型故障、晶体管开路故障，短路故障，也可以检测一些用逻辑测试方法不可检测的故障，即所谓冗余故障。用特定算法生成的测试波形，可以使有故障和无故障电路的电流波形特性差别最大，从而提高故障覆盖率。

发明内容

本发明提供一种集成电路全速电流测试方法。对于高达几个GHz的高频数字CMOS集成电路，能够直接用其工作频率进行全速电流测试，用比较廉价的测试仪可以测试特高频的集成电路。本方法还可以检测用逻辑测试方法不能检测的晶体管开路故障、信号完整性故障、短路故障和一些用逻辑测试方法不可检测的固定型故障，提高测试质量。解决稳态电流测试测试频率低，故障覆盖率不够高，而瞬态电流测试对测试仪要求过高的问题。

附图说明

图1.全速电流测试方法流程图；

图2.全速电流测试方法定时关系图；

图3.稳态电流、瞬态电流、平均电流示意图；

图4.原始输入在一个工作周期的测试波形元素。

具体实施方式

本发明提出一种全速电流测试的方法，其流程图如图1所示。首先(S1)，根据被测芯片的工作频率以及你所具备的测试仪的条件，确定测试频率。测试时被测芯片的工作频率可以达到甚至于超过被测芯片的正常工作频率，测试周期必须为被测芯片的工作周期的整数倍，测试周期根据测试仪测量平均电流的最短时间或电流波形分析所需的最小采样次数确定。其次(S2)，确定测试波形模式。

本发明采用的全速电流测试波形定时关系如图2。一个高速数字电路，时钟频率很高，工作周期很短。而测试周期可以包括若干个工作周期，视测试仪测量电流的速度而定。测试图形由两个向量交替输入，即

v1，v2，v1，v2，v1，v2，……其中，v1和v2是两个原始输入向量，即在第一时钟周期输入v1，在第二时钟周期输入v2，在第三时钟周期再输入v1……，如此等等。当v1→v2时，产生瞬态电流(IDDT)，如图3所示，达到稳态后，只有静态电流(IDDQ)，当v2→v1时，又产生瞬态电流(IDDT)，达到稳态后，只有静态电流(IDDQ)，但这次的瞬态电流与前次并不一定相等。多次重复后，测试仪能观测到正常电路和故障电路的显著差别。如果测得的平均电流比正常值相差很大(例如50％以上)，或者，电流波形频谱与相位特征比正常波形差别显著(例如对某频谱分量相差10db)，电路就有故障。第三步(S3)是确定可测试性测度及其阈值，这与你将采用的响应分析方法有关。响应分析方法包括电流波形的平均幅度、求积分、伏里哀分析、小波分析等。但本发明采用逻辑加权上跳变数估计，定义可测试性测度如下。 $>>\Delta >=>\Delta >=>{}^{}$>其中v1和v2是两个原始输入向量，N_ff(v1，v2)and N_ft(v1，v2)分别表示(v1，v2)输入到正常电路和故障电路时的逻辑加权上跳变数，而N_ff(v2，v1)and N_ft(v2，v1)分别表示(v2，v1)输入到正常电路和故障电路时的逻辑加权上跳变数。该可测试性测度△是定义基于有故障和无故障电路逻辑加权上跳变总数，求出有故障和无故障电路逻辑加权上跳变数的相对差与绝对差之积，因而表明电流波形的差别是否显著。阈值的确定则要根据你用的测试仪的条件而定。该可测试性测度△超过阈值时，各种响应分析方法在测试仪上都能观测到显著差别。瞬态电流采用跳变数在逻辑级进行估计的方法。在跳变数的估计中，一要包括竞态和冒险。在逻辑加权上跳变数的估计中，包括了竞态和冒险。竞态和冒险的瞬时逻辑值可以选通逻辑跳变。二要加权。逻辑跳变的权值随着门的扇出数线性增长，其系数由集成电路生产工艺参数决定。该可测试性测度△超过阈值时，用上述各种响应分析方法在测试仪上都能观测到显著差别。对每一个原始输入产生一个测试波形，使得有故障和无故障电路的响应显著不同。第四步(S4)是测试波形生成。测试波形生成方法是对每一个原始输入产生一个测试波形，使得有故障和无故障电路的响应显著不同。原始输入的测试波形元素0，1，P，或N如图4所示，这里，0表示常逻辑值0，1表示常逻辑值1，P表示一个宽度为一个时钟周期的正脉冲，N表示一个宽度为一个时钟周期的负脉冲。一个基于布尔过程的波形模拟器，它对任一输入向量，求出电路逻辑加权上跳变总数。对输入向量组(v₁，v₂，v₁)，利用布尔过程波形模拟器，估计正常电路和故障电路的逻辑加权上跳变数，计算可测试性测度△。如果可测试性测度△超过阈值，测试波形即已生成。最后(S5)，运行测试，即将芯片插入测试仪，用所生成的测试波形输入到被测芯片，以观测其响应。设被测电路有n个原始输入x1，x2，…，xn，v₁＝(x1，x2，…，xn)，将v1的n个分量分别输入到这n个原始输入。对v2也类似。按图2的定时关系输入向量序列v1，v2，v1，v2，……，在测试仪上观测其响应。