一种基于FPGA的可扩展的多端口DDR3控制器

摘要

本发明涉及通讯技术领域，尤其涉及一种基于FPGA的可扩展的多端口DDR3控制器，包括仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块，所述仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块依次电连接；所述仲裁模块用于根据读写空间大小管理模块提供的读写剩余可用地址空间大小、各端口所对应的FIFO容量阈值和各端口按实际需求排列的优先级信息来综合仲裁管理各端口的读写请求。本发明具有标准FIFO读写接口形式、端口数量可配置、单次读写大小可配置、各端口地址空间大小总量可配置以及控制器内部提供各端口读写优先级仲裁。