動的再構成可能なシストリック·アレイの一構成法とFPGA実装

摘要

動的再構成プロセッサは，ASICの高速性とFPGAの柔軟性，そして優れた面積効率を持つ回路として近年注目されている．本稿では，動的再構成可能なシストリック·アレイを提案する．行列演算を行う単純なPEを用いてアレイを構築し，規模の異なる問題に適応する．また，計算資源を部分的に再構成して，問題を処理する．本稿では，シミュレーションによって，提案する手法の有効性を確認し，さらにFPGAへの実装結果についても述べる．