動的再構成可能なシストリック・アレイの一構成法

摘要

The Dynamically Reconfigurable Device which has high-speed performance of ASIC, flexibility of FPGA and high area efficiency is paid to attention recently. In this paper, we propose an element-block (DRSAB) which allows dynamic reconfiguration of systolic array. The array is constructed with simple PEs operating matrix calculation, and it is adapted to different size problems. In addition, the array can manage parallel processing by partially reconstructing the computing resources. The effectiveness of proposed DRSAB is confirmed with simulation.%動的再構成デバイスは，ASICの高速性とFPGAの柔軟性，そして優れた面積効率を持つデバイスとして近年注目されている．本稿では，シストリック・アレイの動的再構成を可能にする要素ブロック（DRSAB）を提案する．行列演算を行う単純なPEを用いてアレイを構築し，規模の異なる問題に適応する．また，計算資源を部分的に再構成して，問題を処理する．本稿では，シミュレーションによって，提案する手法の有効性を確認する．