【24h】

相関関係が存在する部分パスの遅延解析

机译:存在相关性的部分路径的延迟分析

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摘要

本稿では,相関関係がある部分パスに対し,遅延値の期待値を求める手法を提案する.近年,LSIの微細化技術の進歩により,歩留まりの低下が深刻な問題に参っている.歩留まり低下の主な原因として,タイミング故障がある.タイミング故障とは,設計時に想定していた様々な性能値から製造時にずれが生じるいわゆる製造ばらつきにより,各FF回路のクロック到着時刻および各FF回路間のパス遅延量がずれるため発生する故障である.歩留まりを増加させるには,チップの状態,特に伝達時間を知ることが重要である.このための方法として,パスディレイテストを利用して,部分パスの遅延値の期待値を推定する手法が提案されている.しかし,その手法は各部分パスが独立であることが条件であった.そこで,本稿では,この手法を相関がある場合に拡張する.ここでは,相関係数により求められる重みを用いて,相関のある変量が独立な変量の線形和として表現されることを利用する.そして,提案手法の計算結果をモンテカルロシミュレーションの結果と比較し,その正当性を示す.
机译:在本文中,我们提出了一种用于找到相关部分路径的期望延迟值的方法。近年来,由于LSI小型化技术的进步,成品率下降已成为严重的问题。定时故障是产量下降的主要原因。时序故障是由于每个FF电路的时钟到达时间和每个FF电路之间的路径延迟量由于所谓的制造偏差而导致发生偏差,这种偏差导致设计时假设的各种性能值出现偏差。 ..为了提高产量,重要的是要了解芯片的状态,尤其是传输时间。作为用于此的方法,已经提出了使用路径延迟测试来估计部分路径的延迟值的期望值的方法。但是,该方法要求每个部分路径都独立。因此,在本文中,当存在相关性时扩展该方法。在这里,我们使用通过相关系数获得的权重,将相关变量表示为独立变量的线性和。然后,将该方法的计算结果与蒙特卡罗模拟的结果进行比较,并证明其有效性。

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