退出
我的积分:
中文文献批量获取
外文文献批量获取
杨鲲; 杨彬彬; 曾垒; 高灿辉; 刘姚军;
国营芜湖机械厂;
Verilog HDL; CPLD; 测试模块;
机译:掌握基于HDL描述的设计方法:实验中的逻辑电路设计研究 - 连接第三次HDL描述和CPLD①的终端
机译:使用ISCAS基准电路的芯片系统设计-一种基于Verilog HDL的故障注入和仿真方法
机译:基于Verilog HDL的基于FPGA的面积优化AES的设计和验证
机译:基于Verilog HDL的9位UART模块的设计
机译:在Altera MAX Plus II开发环境下,使用Verilog HDL测试基于嵌入式内核的时序电路的实现。
机译:一种基于网络的自我管理支持原型具有慢性肾脏疾病的成人(我的肾脏我的健康):共同设计和可用性测试
机译:利用FpGa上的Verilog HDL实现高速故障注入工具,用于测试容错设计
机译:基于模块化,多链路,航天器的机器人机械手的演化设计,集成和测试。
机译:使用总线功能模型和HDL测试平台构建设计模块的仿真
机译:基于可重构计算平台的硬件加速验证设计HDL模型及其测试方法的综合方法。
机译:DUT FPGA一种测试架构,具有基于FPGA的硬件加速器模块,可独立测试多个器件
抱歉,该期刊暂不可订阅,敬请期待!
目前支持订阅全部北京大学中文核心(2020)期刊目录。