Dept. of Electr. Eng., Nat. Chung Hsing Univ., Taichung, Taiwan;
CMOS integrated circuits; Viterbi decoding; convolutional codes; memory architecture; CMOS technology; convolutional code; low latency Viterbi decoders; memory-efficient architecture; modified state exchange; pretrace back technique; survival state number;
机译:高吞吐量速率维特比解码器的硬件高效低延迟架构
机译:使用Zig-zag算法的低延迟Viterbi解码器的最小化存储器架构
机译:高吞吐量维特比解码器的低延迟架构
机译:用于低延迟维特比解码器的内存高效架构
机译:用于现代通信系统的低延迟,低复杂度的信道解码器体系结构。
机译:基于潜在状态空间模型的运动皮层低维动力学的推断和解码
机译:用于高吞吐速率维特比解码器的硬件高效低延迟架构
机译:针对伽利略低增益天线任务的增强解码:具有四个解码阶段的维特比重新编码