Dept. of Electron. Eng., Nat. Chiao-Tung Univ., Hsinchu, Taiwan;
CMOS integrated circuits; SRAM chips; timing circuits; CMOS technology node poly-gate; GND; NBTI/PBTI tolerant design; SRAM write operations; high-k metal-gate models; inactive timing-critical circuits; multibank architecture; nanoscale CMOS SRAM; negative-bias temperature instability; performance degradation; positive-bias temperature instability; threshold voltage drifts; timing control degradation; virtual supply line; write margin; write-replica circuit; write-replica timing control scheme;
机译:NBTI / PBTI对时序控制电路的影响以及纳米级CMOS SRAM中的耐劣化设计
机译:NBTI / PBTI对纳米CMOS中具有高k金属栅极器件的多米诺逻辑电路性能的影响
机译:用于NBTI和PBTI弹性SRAM设计的反应性和片上传感器电路
机译:NANOSCLE CMOS SRAM中写入副本电路的定时控制劣化和NBTI / PBTI容差设计
机译:用于纳米级CMOS的新颖的耐变化的9T SRAM设计。
机译:用于CMOS /纳米级忆阻器协同设计的小面积紧凑型CMOS仿真器电路
机译:用于NBTI和PBTI弹性SRAM设计的反应性和片上传感器电路