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Micro architecture for a microprocessor or microcontroller arithmetic logic unit has an optimized architecture in comparison with existing architectures

机译:与现有架构相比,用于微处理器或微控制器算术逻辑单元的微架构具有优化的架构

摘要

Micro architecture of an arithmetic logic unit for replacing in an equivalent manner a micro architecture comprising two N bit adders in cascade to provide a result in N bits in an accumulator. Replacement micro architecture comprises a backup adder (11) followed by an adder (4), the adders and accumulator being extended to N+1 bits in a circuit for determination of the remainder (C39) associated with a result supplied by the first architecture.
机译:算术逻辑单元的微体系结构,用于以等效方式替换包括两个级联的N位加法器的微体系结构,以提供累加器中N位的结果。替换微体系结构包括后跟加法器(4)的备用加法器(11),该加法器和累加器在电路中扩展到N + 1位,以确定与第一体系结构提供的结果相关的余数(C39)。

著录项

  • 公开/公告号FR2819073A1

    专利类型

  • 公开/公告日2002-07-05

    原文格式PDF

  • 申请/专利权人 STMICROELECTRONICS SA;

    申请/专利号FR20000017240

  • 发明设计人 DUBORGEL OLIVIER;

    申请日2000-12-28

  • 分类号G06F15/00;G06F17/10;

  • 国家 FR

  • 入库时间 2022-08-22 00:24:16

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