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記憶回路及び記憶回路の制御方法

机译:存储电路及存储电路的控制方法

摘要

PROBLEM TO BE SOLVED: To provide a storage circuit in which a circuit scale is suppressed.;SOLUTION: A storage circuit comprises: a plurality of flip flops serially connected; a first wiring that distributes any one of a first clock and a second clock to each flip flop; and a second wiring that distributes a third clock to each flip flop. Each flip flop includes: a first latch operated on the basis of any one of the clock from the first wiring and the third clock; and a second latch operated on the basis of the clock from the first wiring. The first latch is operated on the basis of the first clock in a first operation mode, and is operated on the basis of the third clock in a second operation mode different from the first operation mode. The second latch is operated on the basis of the first clock in the first operation mode, and is operated on the basis of the second clock in the second operation mode.;SELECTED DRAWING: Figure 1;COPYRIGHT: (C)2019,JPO&INPIT
机译:解决的问题:提供一种抑制电路规模的存储电路。解决方案:一种存储电路,包括:串联连接的多个触发器;和第一布线,其将第一时钟和第二时钟中的任何一个分配给每个触发器;第二布线将第三时钟分配给每个触发器。每个触发器包括:第一锁存器,该第一锁存器基于来自第一布线和第三时钟的时钟中的任何一个而操作;以及第二锁存器基于来自第一布线的时钟进行操作。第一锁存器在第一操作模式下基于第一时钟进行操作,并且在与第一操作模式不同的第二操作模式下基于第三时钟进行操作。第二个锁存器在第一个操作模式下根据第一个时钟进行操作,而在第二个操作模式下根据第二个时钟进行操作。;选定的图纸:图1;版权:(C)2019,JPO&INPIT

著录项

  • 公开/公告号JP2019036622A

    专利类型

  • 公开/公告日2019-03-07

    原文格式PDF

  • 申请/专利权人 FUJITSU LTD;

    申请/专利号JP20170156650

  • 发明设计人 金成 克直;

    申请日2017-08-14

  • 分类号H01L21/822;H01L27/04;G01R31/28;H03K3/037;

  • 国家 JP

  • 入库时间 2022-08-21 12:20:02

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