一种基于动态非平衡时钟的芯片设计优化系统及方法

摘要

本发明提出了一种基于动态非平衡时钟的芯片设计优化系统及方法。其在设计的综合阶段，分析设计的时序路径，并根据当前的时序结果分析并动态地调整时序单元的时钟延迟，将时钟延迟结果向芯片设计实现流程的后续步骤传递，从而在时钟树综合时，按照要求综合出非平衡的时钟树结构。在芯片设计实现过程中的综合及布局布线阶段时，动态地调整整个叶节点时钟网络的延迟，以达到迅速收敛时序的目的。由于使用了动态非平衡时钟网络，使得芯片设计的时序路径有更多的时序裕量，使芯片实现工具对整个设计的时序能作更好的优化，时序紧张的路径不再需要更多复杂的优化，从而减小整个设计的面积，减小功耗，提高设计可实现的时钟速度，提高设计性能。