一种支持高效乘法运算的基本逻辑单元

摘要

本发明公开了一种支持高效乘法运算的基本逻辑单元，涉及可编程逻辑技术领域，该基本逻辑单元内包括查找表和两条加法进位链，通过查找表实现与逻辑产生部分积，第一加法进位链对部分积进行一次求和，第二加法进位链可以对第一加法进位链的求和结果与外部输入的部分积进行二次求和，该基本逻辑单元内部包含两条加法进位链可以实现两次加法运算，在实现乘法运算的部分积压缩时会用到两条加法进位链，有效提高乘法运算效率，无论在面积上还是速度上都具有较大优势，在面积上更少的基本逻辑单元可以实现相同的乘法运算，且两条加法进位链直接相连，距离更近速度更快，可以有效提高部分积加法运算效率，从而实现高效率的乘法运算。