CPU的可测试性时钟电路及其测试方法

摘要

本发明提供一种CPU的可测试性时钟电路，包括自动扫描控制单元、bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元、四分频电路、L1_cache测试选择单元、bist测试选择单元、scan测试选择单元、OCC电路、自动比对单元、期望pattern单元以及结果分析单元；所述自动扫描控制单元分别连接所述bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元以及结果分析单元；该时钟结构可以同时满足功能模式和各种测试模式的时钟自动切换，可以最大限度的使电路提高复用性,同时减少了功耗；能同时满足高速低速scan测试和bist测试的复杂结构。