基于可逆逻辑的8421BCD码同步十进制加/减法计数器

摘要

本发明公开了一种基于可逆逻辑的8421BCD码同步十进制加/减法计数器，包括4个基于可逆逻辑构造的可逆主从JK触发器及5个过渡模块，该4个可逆主从JK触发器及5个过渡模块按照各个输入端、输出端间的相互引用关系进行级联，同时将各个可逆主从JK触发器的输出CP端、输入CP端依次级联得到8421BCD码同步十进制加/减法计数器。本发明能量损耗较低，并能够在进一步显著降低系统功耗及电路实现代价的基础上实现加法计数/减法计数功能；主从JK触发器不存在空翻现象，抗干扰性能好，工作速度快；逻辑电路具有电路简洁、布局规整、易于构造的优点，同时还具有自启动功能。