一种基于8T SRAM内存内行列双向的减法计算电路结构

摘要

本发明公开了一种基于8T SRAM内存内行列双向的减法计算电路结构，包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；行地址译码模块与行字线选择模块相连，列地址译码模块与列字线选择模块相连，行字线选择模块、列字线选择模块、行输出模块和列输出模块分别与SRAM存储阵列相连；通过调整8管SRAM单元的字线传输管的宽长比控制单元权重，实现减法计算。本发明可以实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率。