一种基于忆阻器的高效加法器和乘法器设计方法

摘要

本发明公开了一种基于忆阻器的高效加法器和乘法器设计方法，包括：基于忆阻器构造的互补式阻抗开关，利用非状态逻辑设计方法实现部分积计算，将互补式阻抗开关的两端电压输入量和自身阻值状态作为输入逻辑变量；利用部分积运算结果实现TC加法器，TC加法器将在此基础上进一步得到乘法器中间结果；对TC加法器运算结果进行PC加法器运算，得到乘法器其余运算结果；最终在混合纳米线交叉阵列结构基础上构建乘法器。针对当前基于非易失性存储器的数字电路设计存在面积开销和时延开销高的问题，本发明利用忆阻器所构造的互补式阻抗开关有效减少了加法器和乘法器的面积和时延开销，使得存内计算大规模集成电路设计成为可能。