数字集成电路测试装置和数字集成电路测试系统

摘要

本申请实施例提供一种数字集成电路测试装置和数字集成电路测试系统。包括所述数字集成电路测试装置包括储存模块、控制模块和通道切换模块。所述储存模块包括多个单通道储存单元。所述控制模块包括多个单通道控制电路。所述多个单通道储存单元和所述多个单通道控制电路一一对应连接。每个所述单通道控制电路和与其连接的单通道储存单元构成一个单通道资源组。所述通道切换模块与所述多个单通道控制电路连接，因此每个通道的对应连接关系可以根据需求改变；每个通道的初始化数据和控制程序可以差异化设置，从而提高了所述数字集成电路测试装置使用的灵活性。

说明书

技术领域

本申请涉及集成电路测试技术领域，特别是涉及一种数字集成电路测试装置和数字集成电路测试系统。

背景技术

在集成电路测试技术领域，传统数字集成电路测试系统通常是一套核心控制电路和一套储存模块，控制N(通常取值为8,16,32,64,128)通道。这种多通道共用数字集成电路测试系统在使用过程中会使得通道间关联性紧密，在使用过程中会造成应用限制。

发明内容

基于此，有必要针对上述问题，提供一种数字集成电路测试装置和数字集成电路测试系统。

一种数字集成电路测试装置，包括：

储存模块，包括多个单通道储存单元；

控制模块，包括多个单通道控制电路，所述多个单通道储存单元和所述多个单通道控制电路一一对应连接；以及

通道切换模块，与所述多个单通道控制电路连接，用于连接被测试器件。

在一个实施例中，所述单通道储存单元包括控制数据子单元，所述单通道控制电路包括相互连接的时钟发生器和速率及地址发生器，所述控制数据子单元分别与所述时钟发生器和所述速率及地址发生器连接，所述控制数据子单元用于控制所述速率及地址发生器产生速率和访问地址，并与所述速率及地址发生器共同控制所述时钟发生器产生时钟信号。

在一个实施例中，所述单通道储存单元包括向量数据子单元，所述单通道控制电路包括波形发生器，所述向量数据子单元与所述波形发生器连接，所述时钟发生器与所述波形发生器连接，所述波形发生器与所述通道切换模块连接，所述向量数据子单元和所述时钟发生器产生的时钟信号用于使所述波形发生器向所述通道切换模块发送驱动波形信号。

在一个实施例中，所述单通道控制电路包括波形比较器，所述向量数据子单元与波形比较器连接，所述向量数据子单元用于使所述波形比较器产生预期波形信号，所述波形比较器还与所述通道切换模块连接，用于接收响应波形信号，所述响应波形信号是所述被测试器件在所述驱动波形信号的激励下得到的。

在一个实施例中，所述波形发生器与所述波形比较器连接，所述向量数据子单元用于通过所述波形发生器使所述波形比较器产生预期波形信号。

在一个实施例中，所述单通道储存单元还包括结果储存子单元，与所述波形比较器连接，用于储存所述预期波形信号和所述响应波形信号的比较结果。

在一个实施例中，所述结果储存子单元用于储存所述预期波形信号和响应波形信号比较后的错误结果。

在一个实施例中，还包括电平驱动比较电路，所述电平驱动比较电路与所述通道切换模块和所述被测试器件连接。

在一个实施例中，所述通道切换模块包括多个第一多路选择器和多个第二多路选择器，所述多个第一多路选择器和所述多个第二多路选择器与所述电平驱动比较电路连接，所述多个第一多路选择器和所述多个第二多路选择器还与所述控制模块连接；

每个所述第一多路选择器用于选择所述控制模块产生的多个驱动波形信号之一经过所述电平驱动比较电路发送给所述被测试器件；每个所述第二多路选择器用于选择从所述电平驱动比较电路返回的多个响应波形信号之一发送给所述控制模块，其中，所述响应波形信号是所述被测试器件在所述驱动波形信号的激励下得到的。

本申请实施例还提供一种数字集成电路测试系统，包括：

所述数字集成电路测试装置；

控制终端，所述控制终端通过总线与所述储存模块、所述控制模块和所述通道切换模块连接，用于与所述储存模块、所述控制模块和所述通道切换模块实现数据交互。

本申请实施例提供一种数字集成电路测试装置和数字集成电路测试系统。包括所述数字集成电路测试装置包括储存模块、控制模块和通道切换模块。所述储存模块包括多个单通道储存单元。所述控制模块包括多个单通道控制电路。所述多个单通道储存单元和所述多个单通道控制电路一一对应连接。每个所述单通道控制电路和与其连接的单通道储存单元构成一个通道资源组。所述通道切换模块与所述多个单通道控制电路连接，因此每个所述单通道控制电路的IO与所述通道切换模块的每个通道IO的连接关系可以通过所述通道切换模块控制，从而提高所述数字集成电路测试装置通道连接使用的灵活性。

所述数字集成电路测试系统包括控制终端。所述控制终端可以用于在所述数字集成电路测试装置中预先设定程序，以控制所述数字集成电路测试装置的不同的通道资源组独立启动或者停止。所述控制终端向所述单通道储存单元写入不同的数据，即不同的所述单通道储存单元可以控制对应的所述时钟发生器和所述速率及地址发生器以不同的速率、不同的地址和不同的时钟运行。所述储存模块中不同的所述单通道储存单元可以独立存储不同格式向量，从不同起始位置存储、读取向量，运行不同的指令。因此，所述数字集成电路测试系统各个通道可以灵活配置，提高了所述数字集成电路测试系统的适用性。

附图说明

图1为本申请实施例提供的数字集成电路测试装置模块示意图；

图2为本申请实施例提供的单通道储存单元、单通道控制电路的结构图；

图3为本申请实施例提供的通道切换模块的结构示意图。

附图标记说明：

数字集成电路测试装置10；储存模块100；单通道储存单元110；控制数据子单元112；向量数据子单元114；结果储存子单元116；控制模块200；单通道控制电路210；时钟发生器212；速率及地址发生器214；波形发生器216；波形比较器218；通道切换模块300；第一多路选择器310；第二多路选择器320；电平驱动比较电路400；被测试器件500。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的数字集成电路测试装置和数字集成电路测试系统进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

发明人研究发现，这种多通道共用核心控制电路的测试系统造成的通道间关联性紧密，在使用过程中会造成应用限制通常表现在以下几点：传统系统N通道数字集成电路测试系统共用一套核心控制电路，各通道只能同时启动测量，运行相同的速率；传统系统N通道数字集成电路测试系统共用一套储存模块，各通道只能同时存储或读取向量，运行相同的指令；传统系统N通道数字集成电路测试系统中N通道与被测试器件IO[1-N]连接对应关系固定，不能在测试过程中灵活配置对应关系。

请参见图1，本申请实施例提供一种数字集成电路测试装置10。所述数字集成电路测试装置10包括储存模块100、控制模块200和通道切换模块300。所述储存模块100包括多个单通道储存单元110。所述控制模块200包括多个单通道控制电路210。所述多个单通道储存单元110和所述多个单通道控制电路210一一对应连接。所述通道切换模块300与所述多个单通道储存单元110连接。所述通道切换模块300用于连接被测试器件500。

所述单通道储存单元110中可以储存各种数据。所述储存模块100中储存的数据类型和形式不限，只要能够满足所述数字集成电路测试装置10的工作要求即可。所述单通道储存单元110中可以储存所述数字集成电路测试装置10对待测试器件的测试结果的数据。所述单通道储存单元110还可以储存预设的程序，以控制所述控制模块200中的所述单通道控制电路210的工作状态。每个所述单通道储存单元110储存的数据类型和控制程序可以不同。

多个所述单通道控制电路210中的具体结构可以相同也可以不同。所述单通道控制电路210中的具体结构可以取决于不同的设计需求。可以理解，多个所述单通道控制电路210的工作状态也可以根据需要设置，以体现不同通道的差异化。所述通道切换模块300可以用于切换不同的通道，即可以设置逻辑信号与硬件上通道间的连接关系。所述通道切换模块300可以根据需要改变输入与输出的对应关系。

本申请实施例提供的所述数字集成电路测试装置10包括储存模块100、控制模块200和通道切换模块300。所述储存模块100包括多个单通道储存单元110。所述控制模块200包括多个单通道控制电路210。所述多个单通道储存单元110和所述多个单通道控制电路210一一对应连接。每个所述单通道控制电路210和与其连接的单通道储存单元110构成一个通道资源组。所述通道切换模块300与所述多个单通道控制电路210连接，因此每个所述单通道控制电路210的IO与所述通道切换模块300的每个通道IO的连接关系可以通过所述通道切换模块300控制，从而提高所述数字集成电路测试装置10通道连接使用的灵活性。

请参见图2，在一个实施例中，所述单通道储存单元110包括控制数据子单元112。所述单通道控制电路210包括相互连接的时钟发生器212和速率及地址发生器214。所述控制数据子单元112分别与所述时钟发生器212和所述速率及地址发生器214连接。所述控制数据子单元112与所述速率及地址发生器214共同控制所述速率及地址发生器214产生速率和访问地址，并控制所述时钟发生器212产生时钟信号。

本实施例中，每个所述单通道储存单元110包括一个所述控制数据子单元112。在多个所述单通道储存单元110中，每个所述控制数据子单元112中储存的控制程序可以不同。因此，不同的所述控制数据子单元112控制的所述时钟发生器212和所述速率及地址发生器214的工作状态和控制方式可以不同。工作时，所述控制数据子单元112控制所述速率及地址发生器214产生速率和访问地址。所述控制数据子单元112控制所述时钟发生器212产生时钟信号。其中速率作用于所述时钟发生器212，所述速率与所述控制数据子单元112的共同作用下使所述时钟发生器212产生多个时钟信号。

可以理解，所述速率及地址发生器214中的速率可以是累加计数器加到用户设置的速率间隔值时产生的周期脉冲。访问地址是根据所述速率的脉冲和所述单通道储存单元110共同决定是累加1还是重新设置的新地址。所述时钟发生器212中产生的时钟原理，也是累加计数器计数到用户设定值时产生时钟脉冲，即时钟信号。

在一个实施例中，所述单通道储存单元110包括向量数据子单元114。所述单通道控制电路210包括波形发生器216。所述向量数据子单元114与所述波形发生器216连接。所述时钟发生器212与所述波形发生器216连接。所述波形发生器216与所述通道切换模块300连接。所述向量数据子单元114和所述时钟发生器212产生的时钟信号用于使所述波形发生器216向所述通道切换模块300发送驱动波形信号。

本实施例中，所述向量数据子单元114与所述波形发生器216连接。所述时钟发生器212与所述波形发生器216连接。因此，所述速率与所述控制数据子单元112的共同作用下产生的多个时钟作用于波形发生器216，并与所述量数据子单元一起运算产生驱动波形信号。所述驱动波形信号可以输入到所述通道切换模块300，因此可以在所述通道切换模块300中切换到不同的通道IO接口，再输入到所述被测器件中。

在一个实施例中，所述单通道控制电路210包括波形比较器218。所述向量数据子单元114与所述波形比较器218连接。所述向量数据子单元114与所述波形发生器216一起使所述波形比较器218产生预期波形信号。所述波形比较器218还与所述通道切换模块300连接。所述波形比较器218用于通过所述通道切换模块300接收响应波形信号。所述响应波形信号是所述被测试器件500在所述驱动波形信号的激励下得到的。可以理解，所述向量数据子单元114与所述波形比较器218可以直接连接，也可以间接连接，只要能够使所述波形比较器218产生所述预期波形信号即可。

本实施例中，所述波形比较器218可以用于在用户指定的采样时钟信号到来时，比较所述响应波形信号和所述预期波形信号的一致性。即所述波形比较器218用于比较所述响应波形信号的数据与所述向量数据子单元114产生的向量数据数值是否一致，同时将比较结果锁存。

当所述响应波形信号和所述预期波形信号不一致时，说明所述被测试器件500的性能有问题。此时所述数字集成电路测试装置10可以储存比较结果。可以理解，所述向量数据子单元114可以向所述波形比较器218发送数据信息。所述波形比较器218经过运算后可以生成所述预期波形信号。所述预期波形信号可以理解为参照信号。所述波形发生器216发送的所述驱动波形信号经过所述通道切换模块300后被发送到所述被测试器件500。所述被测试器件500被激励后会产生响应波形信号。所述响应波形信号中可以携带所述被测试器件500的工作性能的信息。所述响应波形信号经过所述通道切换模块300后可以反馈到所述波形比较器218。所述响应波形信号可以在所述波形比较器218中与所述预期波形信号进行比较，从而判断所述被测试器件500的性能。

在一个实施例中，所述波形发生器216与所述波形比较器218连接，所述向量数据子单元114用于通过所述波形发生器216使所述波形比较器218产生预期波形信号。即所述向量数据子单元114发送的数据是通过所述波形发生器216发送到所述波形比较器218。

在一个实施例中，所述单通道储存单元110还包括结果储存子单元116。所述结果储存子单元116与所述波形比较器218连接。所述结果储存子单元116用于储存所述预期波形信号和所述响应波形信号的比较结果。可以理解，每一个所述单通道储存单元110均可以包含一个所述结果储存子单元116。每个所述结果储存子单元116可以用来储存所述预期波形信号和所述响应波形信号的比较结果。所述比较结果可以反应所述被测试器件500的性能。在一个实施例中，所述比较结果可以根据需要随时回读。

在一个实施例中，所述结果储存子单元116可以用于只储存所述预期波形信号和响应波形信号比较后的错误结果。所述错误结果即所述预期波形信号和响应波形信号比较不一致的结果。可以理解，仅仅储存错误结果可以节省所述结果储存子单元116的储存空间。且通过分析所述错误结果可以分析所述被测试器件500的性能问题。因此所述结果储存子单元116可以仅用于储存所述预期波形信号和响应波形信号比较后的错误结果，也可以存储所有比较结果，使分析数据更详细。

在一个实施例中，所述数字集成电路测试装置10还包括电平驱动比较电路400。所述电平驱动比较电路400与所述通道切换模块300和所述被测试器件500连接。所述电平驱动比较电路400可以用于将所述控制模块200输出的所述驱动波形信号进行电平转换，即转换为所述被测试器件500所需要的电平信号。所述被测试器件500被所述电平信号所激励后，产生的所述响应波形信号经过所述电平驱动比较电路400，将所述响应波形信号与预设的阈值信号进行比较。根据比较结果输出高电平或者低电平信号给所述通道切换模块300，再经过所述通道切换模块300发送给控制模块200。

请参见图3，在一个实施例中，所述通道切换模块300包括多个第一多路选择器310和多个第二多路选择器320。所述多个第一多路选择器310和所述多个第二多路选择器320与所述电平驱动比较电路400连接。所述多个第一多路选择器310和所述多个第二多路选择器320分别通过所述电平驱动比较电路400与所述被测试器件500连接。所述多个第一多路选择器310和所述多个第二多路选择器320还分别与所述控制模块200连接。每个所述第一多路选择器310用于选择所述控制模块200产生的多个驱动波形信号之一经过所述电平驱动比较电路400发送给所述被测试器件500。每个所述第二多路选择器320用于选择从所述电平驱动比较电路400返回的多个响应波形信号之一发送给所述控制模块200。其中，所述响应波形信号是所述被测试器件500在所述驱动波形信号的激励下得到的。

可以理解，所述多个第一多路选择器310和所述多个第二多路选择器320均为数据选择器。每个所述第一多路选择器310和每个所述第二多路选择器320均可以有多个输入端和一个输出端。因此所述每个所述第一多路选择器310和每个所述第二多路选择器320均可以接收多个信号，并选择发送一个信号。

所述第一多路选择器310和所述第二多路选择器320均包括多个电路，可以根据需要选择其中任意一条电路连通。每个所述第一多路选择器310和每个所述第二多路选择器320均可以根据需要选择不同的电路连通。例如第一个第一多路选择器可以选择驱动波形4输出到通道IO[1]，第二个第一多路选择器可以选择驱动波形8输出到通道IO[2]；同理第一个第二多路选择器可以选择通道IO[2]输出到比较波形1，第二个第二多路选择器可以通道IO[3]输出到比较波形2。可以理解，所述驱动波形即所述驱动波形信号，所述比较波形即所述响应波形信号。

当所述控制模块200产生所述驱动波形信号后，可以通过控制所述第一多路选择器310，使得某一路驱动波形信号通过某一个通道构成连接关系对所述被测试器件500进行测试。可以理解，所述第一多路选择器310的输入端可以为多个，因此可以接收多个所述驱动波形信号。通过上述第一多路选择器310的控制，可以选择不同的所述驱动波形信号输出到所述被测试器件500。所述被测试器件500被所述驱动波形信号激励后，会产生所述响应波形信号。所述响应波形信号可以通过所述第二多路选择器320再发送到所述控制模块200，并在所述控制模块200将所述响应波形信号和所述预期波形信号进行比对。可以理解的是，每个所述第二多路选择器320的输入端可以为多个。即每个所述第二多路选择器320可以输入多个所述响应波形信号。每个所述第二多路选择器320可以根据需要选择不同的所述响应波形信号通过并进入所述控制模块200。

在一个实施例中，每个所述第一多路选择器310受到驱动选择信号的控制。即所述驱动选择信号可以控制具体某一个第一多路选择器310选择某一个通道。所述驱动选择信号的控制数据可以预先设置。

在一个实施例中，每个所述第二多路选择器320受到比较选择信号的控制。即所述比较选择信号可以控制所述第二多路选择器320选择某一个通道。所述比较选择信号的控制逻辑可以预先设置。

在一个实施例中，所述控制模块200包括N个所述单通道控制电路210。所述储存模块100包括N个单通道储存单元110。所述通道切换模块300包括N个第一多路选择器310和N个第二多路选择器320。其中，N为大于等于1的整数。所述单通道控制电路210、所述储存模块100、所述第一多路选择器310和所述第二多路选择器320通过预先设置选择信号实现所需连接。因此逻辑内的信号通路与硬件上通道对应连接可灵活配置，提高了所述数字集成电路测试装置10的适用性。

本申请实施例还提供一种数字集成电路测试系统。所述数字集成电路测试系统包括所述数字集成电路测试装置10。所述数字集成电路测试系统还包括控制终端。所述控制终端可以为单片机、上位机、云端或者计算机等。所述控制终端通过总线与所述数字集成电路测试装置10连接。

所述控制终端通过总线与所述储存模块、所述控制模块和所述通道切换模块连接。所述控制终端用于与所述储存模块、所述控制模块和所述通道切换模块实现数据交互。可以理解，所述控制终端可以通过一个总线模块与其他各个模块实现交互。所述控制终端可以通过总线与所述储存模块交互控制数据和向量数据。所述控制终端可以通过总线与所述控制模块交互初始化数据和测试前的准备数据。所述控制终端可以通过总线与所述通道切换模块交互通道切换的选择数据。所述控制终端通过总线还与所述电平驱动比较电路400连接，通过所述控制终端可以为所述电平驱动比较电路400配置相关数据。

可以理解，所述控制终端可以用于在所述数字集成电路测试装置10中预先设定程序，以控制所述数字集成电路测试装置10的不同的通道独立启动或者停止。所述控制终端向所述单通道储存单元110写入不同的数据，即不同的所述单通道储存单元110可以控制对应的所述时钟发生器212和所述速率及地址发生器214以不同的速率、不同的起始地址和不同的时钟运行。所述储存模块100中不同的所述单通道储存单元110可以独立存储不同格式向量，从不同起始位置存储、读取向量，运行不同的指令。因此，所述数字集成电路测试系统各个通道可以灵活配置，提高了所述数字集成电路测试系统的适用性。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为本专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。