一种算法验证方法和算法验证系统

摘要

本申请公开了一种算法验证方法和系统。方法包括：获取一视频图像数据及其视频分辨率；识别视频分辨率，若为第一分辨率则对视频图像数据进行重排并转化分割状态，获取第一视频图像数据；若为第二分辨率则对视频图像数据进行复制，获取第二视频图像数据；对第一或第二视频图像数据处理获取输出数据并进行倍频处理后输出。本申请可根据显示面板的实际刷新频率进行验证，可以验证视频图像算法对显示面板实际改善效果。

说明书

技术领域

本申请涉及显示技术领域，具体涉及一种算法验证方法和算法验证系统。

背景技术

液晶显示器(LCD)现在追求大尺寸、高分辨率。随着薄膜晶体管液晶显示器(TFT_LCD)的尺寸越来越大，分辨率越来越高，为了更好的保证面板的品质，相应的数据量是成倍的增长。现有大部分TFT_LCD算法(包括视频图像硬件算法以及视频图像软件算法)都是静态下验证效果。

图1是现有技术中的算法验证系统的原理框图。如图1所示的系统用于验证视频图像硬件算法或者视频图像软件算法正确性。所述算法验证系统包括：PC端11、转换模块12、算法验证模块13、时序控制器14以及信号连接板15。

所述PC端11用于输出测试视频图像数据。所述转换模块12用于将测试视频图像数据转化为低电压差分信号(Low-Voltage Differential Signaling，简称LVDS)数据信号后输出，例如通过HDMI/DVI(High Definition Multimedia Interface/Digital VisualInterface，高清晰度多媒体接口/数字视频接口)转换为LVDS，输出至所述算法验证模块13。所述算法验证模块13多为一FPGA(FieldProgrammable Gate Array，现场可编程门阵列)芯片。所述算法验证模块13用于根据获取的数据信号，解析得到LVDS形式的测试视频图像数据，并将测试视频图像数据进行降频处理，降至面板16的刷新频率以下，得到输出视频数据。所述算法验证模块13进一步将输出视频数据输出至所述时序控制器14(TimingController，TCON)。所述时序控制器14设置在时序控制板C/B上，用于将所述输出视频数据转化为对应的驱动控制信号，并将驱动控制信号通过信号连接板15(X/B)输出至面板16，以控制所述面板16显示对应的视频图像。其中，视频图像硬件算法或者视频图像软件算法设置在所述算法验证模块13内部。

目前市面上支持UD@120HZ及8k@60hz、8k@120hz显示技术的高分辨率(Ultra HighDefinition，简称UD或UHD)，即具有3840×2160(4K×2K)及以上分辨率(例如8K)的显示技术的FPGA算法验证平台都通过降低视频源的输出刷新频率(即降频处理，或者点半屏)。这样只能验证算法的数据是否正确，不能完全验证算法对显示面板实际效果。

因此，有必要提供一种算法验证方法，针对现有FPGA算法平台在高分辨率高刷新频率(8K@120hz)下，无法按实际频率验证算法在显示面板的效果的缺陷，解决现有技术的不足。

发明内容

为解决上述技术问题，本申请提供一种算法验证方法和算法验证系统，实现能按照实际频率验证算法在显示面板的效果，从而可以验证视频图像算法对显示面板实际改善效果，同时简化硬件系统，减少8K分辨率下的显示硬件成本。

根据本申请的第一方面，提供一种算法验证方法，包括如下步骤：S1、获取一初始视频图像数据及其视频分辨率；S2、识别所述视频分辨率并获取一识别结果；S3、若所述识别结果为所述视频分辨率为第一分辨率，则对所述初始视频图像数据进行重排，将重排后的视频图像数据由第一分割状态转化为第二分割状态，获取第一视频图像数据，并执行步骤S5；S4、若所述识别结果为所述视频分辨率为第二分辨率，则对所述初始视频图像数据进行复制并处理，获取第二视频图像数据，并执行步骤S5；S5、根据一预置的算法，对所述第一视频图像数据或者所述第二视频图像数据进行算法处理获取第一输出数据；S6、对所述第一输出数据进行倍频处理，获取第二输出数据并输出，其中，所述第二输出数据的频率等于所述初始视频图像数据的频率。

根据本申请的第二方面，提供一种算法验证系统，包括算法验证模块，所述算法验证模块包括：数据获取单元，用于获取一初始视频图像数据及其视频分辨率；读写控制器，用于识别所述视频分辨率并获取一识别结果，若所述识别结果为所述视频分辨率为第一分辨率，则对所述初始视频图像数据进行重排，将重排后的视频图像数据由第一分割状态转化为第二分割状态，获取第一视频图像数据，若所述识别结果为所述视频分辨率为第二分辨率，则对所述初始视频图像数据进行复制并处理，获取第二视频图像数据；算法处理单元，用于根据一预置的算法，对所述第一视频图像数据或者所述第二视频图像数据进行算法处理获取第一输出数据；以及，倍频控制器，用于对所述第一输出数据进行倍频处理，获取第二输出数据并输出，其中，所述第二输出数据的频率等于所述初始视频图像数据的频率。

本申请具有如下有益效果：

本申请可根据显示面板的实际刷新频率进行验证，可以验证视频图像算法对显示面板实际改善效果。同时，转换8K分辨率下的显示驱动方式，在显示效果等同于传统8K分辨率的基础上，简化硬件系统，降低显示成本。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1是现有技术中的算法验证系统的原理框图。

图2为本申请算法验证方法一实施例的流程图。

图3为本申请算法验证系统一实施例的结构图。

图4为本申请算法验证模块的结构框图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

请参考图2，本申请算法验证方法一实施例的流程图。如图2所示，本申请算法验证方法包括如下步骤：S1、获取一初始视频图像数据及其视频分辨率；S2、识别所述视频分辨率并获取一识别结果；S3、若所述识别结果为所述视频分辨率为第一分辨率，则对所述初始视频图像数据进行重排，将重排后的视频图像数据由第一分割状态转化为第二分割状态，获取第一视频图像数据，并执行步骤S5；S4、若所述识别结果为所述视频分辨率为第二分辨率，则对所述初始视频图像数据进行复制并处理，获取第二视频图像数据，并执行步骤S5；S5、根据一预置的算法，对所述第一视频图像数据或者所述第二视频图像数据进行算法处理获取第一输出数据；S6、对所述第一输出数据进行倍频处理，获取第二输出数据并输出，其中，所述第二输出数据的频率等于所述初始视频图像数据的频率。以下给出详细说明。

关于所述步骤S1、获取一初始视频图像数据及其视频分辨率。

所述步骤S1进一步包括：接收一测试数据，根据所述测试数据获取一数据信号，并对所述数据信号进行解析，获取所述初始视频图像数据及所述视频分辨率。

具体地，可由PC端输出所述测试数据及相应的显示参数信息，所述显示参数信息包括所述视频分辨率。再由一转换模块接收所述显示参数信息，并将所述显示参数信息转化为对应的串口数据的信号输出。所述转换模块接收所述测试数据，并对所述测试数据进行编码得到所述数据信号，将所述数据信号输出，其中，所述数据信号可为低压差分信号(LVDS)。再通过解析所述数据信号，获取所述初始视频图像数据及所述显示参数信息。具体地，所述显示参数信息包括所述视频分辨率。示例性地，可以通过FPGA对所述数据信号进行解析。

关于所述步骤S2、识别所述视频分辨率并获取一识别结果。

具体地，所述步骤S2中，可由一DDR3(Double-Data-Rate Three)控制器识别所述视频分辨率并获取所述识别结果。

关于所述步骤S3、若所述识别结果为所述视频分辨率为第一分辨率，则对所述初始视频图像数据进行重排，将重排后的视频图像数据由第一分割状态转化为第二分割状态，获取第一视频图像数据，并执行步骤S5。

具体地，所述第一分辨率为8K；其中，8K分辨率也作8K UHD(Ultra HighDefinition，超高清)，指显示设备的水平分辨率为7680像素(pixel)、形成的总图像尺寸为(7680×4320)。8K UHD的水平和垂直分辨率是4K UHD的两倍，总体像素是其四倍。所述第一分割状态为按照两行两列进行等值分割，呈“田”字形；所述第二分割状态为按照一行四列进行等值分割，呈“川”字形。

所述步骤S3进一步包括：S31、对所述初始视频图像数据进行重排后，获取一分割信号；S32、将所述分割信号通过补码算法转换为对应所述初始视频图像数据的一补码信号；S33、将所述补码信号按照一行四列等值切割为4个子补码信号；S34、根据所述子补码信号，分割所述初始视频图像数据。

在识别出视频分辨率为8K的情况下，将所述初始视频图像数据进行重排，写入一DDR3控制器的内存条。改变初始视频图像数据的进行驱动的分割状态，按照第二分割状态，获取所述第一视频图像数据，并将所述第一视频图像数据从左至右输出。也即，将原先按照现有技术中第一分割状态(“田”字形)驱动的四路视频数据，改为按照第二分割状态(“川”字形)进行驱动。整个识别与处理的过程均在所述DDR3控制器中完成。所述DDR3控制器与步骤S2中使用的DDR3控制器可为同一个。

所述步骤S3还包括：根据预设的模式对分割后的所述初始视频图像数据进行处理，使得所述第一视频图像数据的频率小于所述初始视频图像数据的频率。其中，所述初始视频图像数据的频率包括在所述显示参数信息中，即所述初始视频图像数据的频率可在步骤S1获取。

DDR3控制器读取数据需要降频读取以便算法进行处理，所述预设的模式可使所述第一视频图像数据的频率低于显示面板的刷新频率，从而使得所述第一视频图像数据的频率小于所述初始视频图像数据的频率。一般可使用FIFO(First Input First Output)存储器以及缓冲器，经过卷积或池化计算后进行相关的操作。

关于所述步骤S4、若所述识别结果为所述视频分辨率为第二分辨率，则对所述初始视频图像数据进行复制并处理，获取第二视频图像数据，并执行步骤S5。

具体地，所述第二分辨率为4K。所述步骤S4进一步包括：根据预设的模式对所述第二视频图像数据进行处理，使得所述第二视频图像数据的频率小于所述初始视频图像数据的频率。其中，所述第二视频图像数据由所述初始视频图像数据复制四份后得来，所述第二视频图像数据的分辨率为第一分辨率8K。即，通过对4K的所述初始视频图像数据进行复制处理，输出由四分4K UD(Ultra High Definition)组成的8K图像。

步骤S4与步骤S3以及步骤S2可在同一DDR3控制器中完成。所述步骤S4中所述预设的模式用于降频处理，可延续步骤S3使用的降频流程，即，可使用FIFO(First Input FirstOutput)存储器以及缓冲器，经过卷积或池化计算后进行相关的操作。

关于所述步骤S5、根据一预置的算法，对所述第一视频图像数据或者所述第二视频图像数据进行算法处理获取第一输出数据。

其中，预置的所述算法为TFT_LCD厂商开发的相应的算法，可存储在FPGA芯片里。

关于所述步骤S6、对所述第一输出数据进行倍频处理，获取第二输出数据并输出。其中，所述第二输出数据的频率等于所述初始视频图像数据的频率。

所述步骤S6可在另一DDR3控制器中完成。所述第二输出数据相对所述初始视频图像数据具有更低频率，一般也在显示面板的刷新频率之下。通过对所述第二输出数据进行倍频操作，从而可以驱动相应的面板，进一步完全验证视频图像硬件算法或者视频图像软件算法对显示面板实际改善效果。

本申请可根据显示面板的实际刷新频率进行验证，可以验证视频图像算法对显示面板实际改善效果。同时，转换8K分辨率下的显示驱动方式，在显示效果等同于传统8K分辨率的基础上，简化硬件系统，降低显示成本。

基于同一发明构思，本申请还提供了一种算法验证系统。

请一并参考图3和图4，其中，图3为本申请算法验证系统一实施例的结构图，图4为本申请算法验证模块的结构框图。如图3所示，所述算法验证系统3包括算法验证模块30。如图4所示，所述算法验证模块30主要包括：数据获取单元301、读写控制器302、算法处理单元303、倍频控制器304。

具体地，所述算法验证模块30为一FPGA(Field Programmable Gate Array，现场可编程门阵列)芯片，包含嵌入式存储器。

所述数据获取单元301用于获取一初始视频图像数据及其视频分辨率。

所述读写控制器302用于识别所述视频分辨率并获取一识别结果。若所述识别结果为所述视频分辨率为第一分辨率，则对所述初始视频图像数据进行重排，将重排后的视频图像数据由第一分割状态转化为第二分割状态，获取第一视频图像数据；若所述识别结果为所述视频分辨率为第二分辨率，则对所述初始视频图像数据进行复制，获取第二视频图像数据。其中，在对所述初始视频图像数据进行复制时，所述初始视频图像数据应复制四份。

所述读写控制器302可为一DDR3(Double-Data-Rate Three)控制器，配合DDR3内存使用。所述读写控制器302还可以用于设置视频的驱动分区为单芯片还是多芯片，通过分区缓解硬件压力。

所述算法处理单元303用于根据一预置的算法，对所述第一视频图像数据或者所述第二视频图像数据进行算法处理获取第一输出数据。所述算法处理单元303，多为IP核。

所述倍频控制器304用于对所述第一输出数据进行倍频处理，获取第二输出数据并输出。其中，所述第二输出数据的频率等于对应的所述初始视频图像数据的频率。所述倍频控制器304也可以为一DDR3控制器，配合DDR3内存使用。

如图4所示，进一步的实施例中，所述算法验证模块30还包括参数控制单元305以及视频重排单元306。

所述参数控制单元305用于对所述视频重排单元306、所述读写控制器301、所述算法处理单元303、所述倍频控制器304分别进行参数配置，控制所述算法验证模块30工作。

所述视频重排单元306分别与所述数据获取单元301、所述读写控制器302连接，用于对视频分辨率为第一分辨率的所述初始视频图像数据进行重排，获取重排后的视频图像数据写入所述读写控制器302，根据重排后的视频图像数据获取所述第一视频图像数据。

具体地，若所述识别结果为第一分辨率(8K)，则先调用所述视频重排单元306对所述初始视频图像数据进行重排；再将重排后的视频图像数据由第一分割状态转化为第二分割状态，获取第一视频图像数据，并调用所述算法处理单元303。也即，将原先按照现有技术中第一分割状态(“田”字形)驱动的四路视频数据，改为按照第二分割状态(“川”字形)进行驱动。

如图3所示，所述算法验证系统3还包括PC端31以及时序控制器32。其中：所述PC端31可通过转换模块33与所述算法验证模块30连接。所述时序控制器32可通过信号连接板34与显示面板4连接，并将所述第二输出数据相应的驱动控制信号通过所述信号连接板34输出至所述显示面板4。

请参考图3，具体地，PC端31用于输出所述测试数据及相应的显示参数信息至转换模块33。所述转换模块33中的串行接口接收所述显示参数信息，并输出至所述算法验证模块30。所述转换模块33中的数字视频接口/高清晰度多媒体接口(HDMI/DVI接口)接收所述测试数据，并对所述测试数据进行编码得到所述数据信号，将所述数据信号输出至所述算法验证模块30。其中，所述数据信号可为低压差分信号(LVDS)。所述显示参数信息可包括所述视频分辨率以及所述初始视频图像数据的频率。

优选地，所述数据获取单元301与所述转换模块33连接，可用于解析经由所述转换模块33输出的所述数据信号，获取所述初始视频图像数据及包括所述视频分辨率的所述显示参数信息。

所述算法验证模块30与时序控制器32之间可以通过VB1(V-BY-one)接口连接。所述算法验证模块30将低压差分信号形式的第二输出数据按照VB1协议，转化为对应的VB1信号形式的第二视频数据，通过VB1接口进行传输。

所述时序控制器32可通过信号连接板34与所述显示面板4连接，用于根据所述第二视频数据，获取对应的驱动控制信号，并将所述驱动控制信号输出至所述显示面板4，控制所述显示面板4显示对应的视频图像。通过对测试视频图像数据进行处理，再对显示面板4的显示效果进行测试分析，判断经过算法处理后的视频数据是否满足要求，从而判断算法是否正确，达到验证视频图像算法的目的。

本实施例针对现有FPGA算法平台在高分辨率高刷新频率(8K@120hz)下，无法按实际频率验证算法在面板的效果的缺陷，提供一种能实现能按照实际频率验证算法在面板的效果方法。可根据显示面板的实际刷新频率进行验证，可以验证视频图像算法对显示面板实际改善效果。同时，转换8K分辨率下的显示驱动方式，在显示效果等同于传统8K分辨率的基础上，简化硬件系统，降低显示成本。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种算法验证方法和系统进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。