用于确定存储器单元的预期数据使用期限的设备及方法

摘要

本发明揭示一种操作存储器的方法，其包含：将中间读取电压施加到所选择存取线用于读取操作；确定指示响应于将所述中间读取电压施加到所述所选择存取线而激活的连接到所述所选择存取线的多个存储器单元的存储器单元数目的值；响应于指示响应于将所述中间读取电压施加到所述所选择存取线而激活的所述多个存储器单元的所述存储器单元数目的所述值而确定所述多个存储器单元的预期数据使用期限。

说明书

本专利申请案涉及共同转让的与本专利申请案同日申请的名称为“用于确定存储器单元的预期数据使用期限的设备及方法(APPARATUS AND METHODS FOR DETERMINING ANEXPECTED DATA AGE OF MEMORY CELLS)”的第16/161,256号美国专利申请案。

技术领域

本发明大体上涉及存储器，且特定来说，在一或多个实施例中，本发明涉及用于确定存储器单元的预期数据使用期限的设备及方法，其可用于确定所述存储器单元的数据状态。

背景技术

存储器(例如存储器装置)通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器已发展为用于各种电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如相变或偏振)的存储器单元的阈值电压(Vt)变化确定每一存储器单元的数据状态(例如数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及可装卸存储器模块，且非易失性存储器的用途在继续扩展。

NAND快闪存储器是快闪存储器装置的常见类型，其因布置基本存储器单元配置的逻辑形式而如此命名。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的行的每一存储器单元的控制栅极连接在一起以形成例如字线的存取线。阵列的列包含一起串联连接于一对选择门(例如源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称作NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到例如列位线的数据线。在一串存储器单元与源极之间及/或存储器单元串与数据线之间使用多于一个选择门的变型是众所周知的。

在编程存储器时，存储器单元通常可编程为所谓的单电平单元(SLC)。SLC可使用单存储器单元来表示数据的1个数字(例如1个位)。例如，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如表示逻辑1)。此存储器可通过包含多电平单元(MLC)、三电平单元(TLC)、四电平单元(QLC)等等或其组合来实现较高存储容量电平，其中存储器单元具有使更多数据数字能够存储于每一存储器单元中的多个电平。例如，MLC可经配置以每存储器单元存储由4个Vt范围表示的2个数据数字，TLC可经配置以每存储器单元存储由8个Vt范围表示的3个数据数字，QLC可经配置以每存储器单元存储由16个Vt范围表示的4个数据数字，等等。

感测(例如读取或验证)存储器单元的数据状态通常涉及检测存储器单元是否响应于施加到其控制栅极的特定电压而激活，例如通过检测连接到存储器单元的数据线是否经历由流动通过存储器单元的电流引起的电压电平改变。依靠存储电荷电平来界定不同Vt范围的存储器通常经受随时间电荷损失以导致Vt范围的移位及扩展。此可导致受感测存储器单元的数据状态的不准确确定(归因于其Vt随时间的改变)。

附图说明

图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。

图2A到2C是可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。

图3是多个存储器单元的阈值电压分布的概念图。

图4A到4B是根据实施例的多个存储器单元的阈值电压分布的概念图。

图5是展示根据实施例的存储器单元群组的数据使用期限与响应于特定读取电压而激活的存储器单元数目之间的假想假定关系的曲线图。

图6是描绘用于与各种实施例一起使用的数据线到感测装置及页缓冲器的连接的框示意图。

图7描绘用于与实施例一起使用的操作存储器的方法的时序图。

图8描绘根据实施例的操作存储器的方法的时序图。

图9是根据实施例的操作存储器的方法的流程图。

图10是根据另一实施例的操作存储器的方法的流程图。

图11是根据另一实施例的操作存储器的方法的流程图。

具体实施方式

在以下详细描述中，参考构成本发明的一部分的附图，且附图中通过说明来展示特定实施例。在图式中，相同元件符号描述所有若干视图中的基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下作出结构、逻辑及电改变。因此，以下详细描述不应被视为意在限制。

本文中所使用的术语“半导体”可指代(例如)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层及所属领域的技术人员众所周知的其它半导体结构。此外，当以下描述中参考半导体时，可利用先前过程步骤来形成基底半导体结构中的区域/结，且术语“半导体”可包含含有此类区域/结的下伏层。除非从上下文另外明白，否则本文中所使用的术语“导电(conductive)”及其各种相关形式(例如传导(conduct)、导电地(conductively)、传导(conduction)、导电性(conductivity)等等)指代导电(electrically conductive)。类似地，除非从上下文另外明白，否则本文中所使用的术语“连接(connecting)”及其各种相关形式(例如连接(connect)、经连接(connected)、连接(connection)等等)指代电连接(electricallyconnecting)。

图1是根据实施例的与第二设备通信的第一设备(呈存储器(例如存储器装置)100的形式)的简化框图，第二设备呈作为第三设备(呈电子系统的形式)的部分的处理器130的形式。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及其类似者。处理器130(例如存储器装置100外的控制器)可为存储器控制器或其它外部主机装置。

存储器装置100包含逻辑布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常称为字线)，而逻辑列的存储器单元通常选择性连接到相同数据线(通常称为位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够编程为至少两个目标数据状态中的一者。

提供行解码电路108及列解码电路110来解码地址信号。接收及解码地址信号以存取存储器单元阵列104。存储器装置100还包含用于管理命令、地址及数据输入到存储器装置100及从存储器装置100输出数据及状态信息的输入/输出(I/O)控制电路112。地址寄存器114与I/O控制电路112及行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。微调寄存器128可与控制逻辑116通信。微调寄存器128可表示易失性存储器、锁存器或其它易失性或非易失性存储位置。针对一些实施例，微调寄存器128可表示存储器单元阵列104的一部分。根据实施例，微调寄存器128可存储与确定存储器单元的预期数据使用期限及/或确定读取电压相关的信息。根据实施例，控制逻辑116可经配置以执行操作存储器的方法。

控制器(例如存储器装置100内的控制逻辑116)响应于命令而控制存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。

控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118根据控制逻辑116的指导来锁存传入或传出数据以在存储器单元阵列104分别忙于写入或读取其它数据时暂时存储数据。在编程操作(例如写入操作)期间，数据可从高速缓存寄存器118传到数据寄存器120以传送到存储器单元阵列104；接着，新数据可从I/O控制电路112锁存于高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传到I/O控制电路112以输出到外部处理器130；接着，新数据可从数据寄存器120传到高速缓存寄存器118。高速缓存寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如可形成存储器装置100的页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以感测存储器单元阵列104的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可与I/O控制电路112及控制逻辑116通信以锁存用于输出到处理器130的状态信息。

存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。可经由控制链路132来进一步接收额外或替代控制信号(图中未展示)，这取决于存储器装置100的性质。存储器装置100可从处理器130经由多路复用输入/输出(I/O)总线134接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)及经由I/O总线134来输出数据到处理器130。

例如，命令可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]来接收且接着可写入到命令寄存器124中。地址可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]来接收且接着写入到地址寄存器114中。数据可在I/O控制电路112处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]来接收且接着可写入到高速缓存寄存器118中。随后，可将数据写入到数据寄存器120中以编程存储器单元阵列104。针对另一实施例，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]来输出数据。

所属领域的技术人员应了解，可提供额外电路及信号且已简化图1的存储器装置100。应认识到，参考图1所描述的各种块组件的功能可未必分到集成电路装置的不同组件或组成部分。例如，集成电路装置的单个组件或组成部分可经调适以执行图1的多于一个块组件的功能。替代地，集成电路装置的一或多个组件或组成部分可经组合以执行图1的单个块组件的功能。

另外，尽管根据用于接收及输出各种信号的普遍惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或数目。

图2A是可用于参考图1所描述的类型的存储器(例如作为存储器单元阵列104的一部分)中的存储器单元阵列200A(例如NAND存储器阵列)的一部分的示意图。存储器阵列200A包含例如字线202

存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联连接的存储器单元(例如非易失性存储器单元)，例如NAND串206

每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元208

每一选择门212的漏极可连接到对应NAND串206的位线204。例如，选择门212

图2A中的存储器阵列可为准二维存储器阵列且可具有大体上平面结构，例如其中共同源极216、NAND串206及位线204沿基本上平行面延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如其中NAND串206可基本上垂直于含有共同源极216的平面及含有位线204的平面(其可基本上平行于含有共同源极216的平面)延伸。

存储器单元208的典型构造包含可确定存储器单元的数据状态(例如通过阈值电压的改变)的数据存储结构234(例如浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)及控制栅极236，如图2A中所展示。数据存储结构234可包含导电及电介质两种结构，而控制栅极236一般由一或多种导电材料形成。在一些情况中，存储器单元208可进一步具有所界定源极/漏极(例如源极)230及所界定源极/漏极(例如漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况中形成)字线202。

一列存储器单元208可为选择性连接到给定位线204的NAND串206或多个NAND串206。一行存储器单元208可为共同连接到给定字线202的存储器单元208。一行存储器单元208可(但未必)包含共同连接到给定字线202的所有存储器单元208。存储器单元行208通常可分成存储器单元208的一或多个物理页群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。例如，共同连接到字线202

尽管结合NAND快闪存储器来讨论图2A的实例，但本文中所描述的实施例及概念不受限于特定阵列架构或结构，而是可包含其它结构(例如SONOS或经配置以存储电荷的其它数据存储结构)及其它架构(例如AND阵列、NOR阵列等等)。

图2B是可用于参考图1所描述的类型的存储器(例如作为存储器单元阵列104的一部分)中的存储器单元阵列200B的一部分的另一示意图。图2B中的相同元件符号对应于相对于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)来选择性连接到位线204

图2C是可用于参考图1所描述的类型的存储器(例如作为存储器单元阵列104的一部分)中的存储器单元阵列200C的一部分的另一示意图。图2C中的相同元件符号对应于相对于图2A所提供的描述。存储器单元阵列200C可包含串联连接的存储器单元串(例如NAND串)206、存取(例如字)线202、数据(例如位)线204、选择线214(例如源极选择线)、选择线215(例如漏极选择线)及源极216，如图2A中所描绘。例如，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘将NAND串206群组为存储器单元块250。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的群组，有时称为擦除块。每一存储器单元块250可表示共同与单个选择线215(例如选择线215

数据线204

图3是多个存储器单元的阈值电压范围的概念图。图3说明16电平存储器单元(通常称为QLC存储器单元)的群体的阈值电压范围及其分布的实例。例如，此存储器单元可编程到落于16个不同阈值电压范围330

阈值电压范围330

表1

随着存储器单元的大小减小，其相关联的数据存储结构一般会变小。另外，随着更多数据状态电平存储到存储器单元，区分数据状态会变得更难。

存储器单元的阈值电压可归因于例如快速充电损失(QCL)的现象而移位。QCL是栅极电介质接口附近的电子向外释放到存储器单元的沟道区域，且可在编程脉冲之后实时引起Vt移位。当存储器单元通过验证操作时，编程阈值电压可归因于栅极电介质中的陷获电荷而显得较高。当在已完成编程操作之后读取存储器单元时，存储器单元可归因于栅极电介质中的电荷漏出到沟道区域而具有比编程验证操作期间所获得的Vt低的Vt。

存储器单元的阈值电压可归因于其编程数据的使用期限(例如编程数据与读取数据之间的时段，本文中称为数据使用期限)内积累的电荷损失而进一步移位。此电荷损失可随着数据存储结构变小而变得更明显。此可准确确定数据状态变得更难，因为存储器单元的阈值电压可足够移位以使其处于比其原始目标数据状态低两个或更多个电平的目标数据状态的阈值电压范围内。各种实施例提供可促进缓解这些问题的设备及方法。

由数据使用期限导致的电荷损失可能是可预测的，且一般可展现指数衰减函数。因此，可确定具有已知数据使用期限的存储器单元的预期Vt范围。各种实施例寻求确定存储器单元的预期数据使用期限，其可因此提供关于应用于确定所述存储器单元的所欲数据状态时的读取电压的指导。

图4A到4B是根据实施例的多个存储器单元的阈值电压分布的概念图。图4A的阈值电压范围430

可在确定图4A的各种分布的存储器单元的数据状态时使用读取电压432

可在确定图4B的各种分布的存储器单元的数据状态时使用读取电压432′

由于阈值电压范围430的移位，图4B的读取窗434'可小于图4A的读取窗434。例如，在5个时间十进制之后，读取窗434'可为约5V且(例如)在从-1V到4V的范围内。因此，图4B的读取电压组432′

可基于存储器单元的结构及材料的知识来凭经验确定或直接通过实验来确定依据数据使用期限而变化的所要读取电压(例如线的斜率、多项式的常数或其它特性)。例如，可将各种数据状态(例如伪随机分布)编程到存储器单元群组，且可确定不同数据使用期限内的所得阈值电压。可由这些存储器单元的个别响应拟合复合函数。可针对整个存储器阵列来确定函数，或可基于存储器阵列的某个子部分(例如通过存储器单元块)来确定个别函数。

我们提出：响应于给定读取电压而激活的编程存储器单元的存储器单元数目可用于指示编程存储器单元的预期数据使用期限。一般将通常有意使用接近随机分布的数据值分布来编程一页存储器单元。因而，可假定存在编程到每一可能目标数据状态的相等数目个存储器单元。如果将中间读取电压(即，在编程时具有读取窗的最高电压电平与最低电压电平之间的电压电平的读取电压)施加到连接到存储器单元群组(例如一页存储器单元)的存取线，那么可确定响应于所述中间读取电压而激活的存储器单元数目。考虑施加到具有图4A的数据使用期限的存储器单元群组的中间读取电压436的实例。响应于中间读取电压436而激活的存储器单元数目可预期为存储器单元群组(即，用于16个目标数据状态中的每一者的图4A的分布的存储器单元)的13/16或约81％。然而，如果将所述相同中间读取电压436施加到具有图4B的数据使用期限的所述存储器单元群组，那么响应于所述中间读取电压436而激活的存储器单元数目可预期为超过存储器单元群组的14/16或超过存储器单元群组的约88％。尽管在此实例中讨论为存储器单元群组的分率或百分比，但可使用激活存储器单元的数目中的任何其它表示，例如整数值。因此，针对特定电压电平的中间读取电压所激活的存储器单元的此数目可用于确定存储器单元群组的预期数据使用期限。应注意，尽管中间读取电压436描绘为除任何读取电压432之外的电压电平，但中间读取电压436可替代地具有等于读取电压432的电压电平的电压电平。另外，中间读取电压436可具有读取窗434(例如初始读取窗)之前1/2中的电压电平。中间读取电压436可具有读取窗434(例如初始读取窗)之前1/4中的电压电平。针对一些实施例，中间读取电压436可具有初始读取窗加初始读取窗的宽度的0.70倍到0.95倍的最低电压电平的范围内的电压电平。例如，当初始读取窗在从-1V到5V的范围内时，中间读取电压436可具有-1V+0.70*(5V-(-1V))到-1V+0.95*(5V-(-1V))或3.2V到4.7V的范围内的电压电平。

图5是展示根据实施例的存储器单元群组的数据使用期限与响应于特定读取电压而激活的存储器单元数目之间的假想关系的曲线图。可基于存储器单元的结构及材料的知识来凭经验确定或直接通过实验来确定数据使用期限与响应于特定中间读取电压而激活的存储器单元数目之间的关系(例如线的斜率、多项式的常数或其它特性)。例如，各种数据状态(例如伪随机分布)可(例如)在工厂测试期间或在使用期间周期性或间歇性编程到存储器单元群组，且可确定不同数据使用期限内的响应于特定中间读取电压而激活的存储器单元数目。一般通过模拟含有8KB数据的存储器单元群组的读取且假定3.75V的中间读取电压、5V的通过电压、20mV的QLC西格玛(Σ)及0.75mV±20mV/时间十进制的电荷损失效应来开发图5的实例。从经验或直接原始数据，可针对整个存储器阵列来确定函数，或可基于存储器阵列的某个子部分(例如通过存储器单元页或块)来确定个别函数。替代地，可针对整个存储器阵列或针对存储器阵列的个别子部分(例如通过存储器单元页或块)来自原始数据开发一或多个表。

表2是可用于从响应于特定中间读取电压而激活的存储器单元数目确定预期数据使用期限(例如图5的实例中所描绘)的表(例如查找表)的实例。表2的信息可含于(例如)微调寄存器128中。

表2

表3是可用于从响应于特定中间读取电压而激活的存储器单元数量(例如整数值)确定预期数据使用期限(例如图5的实例中所描绘)的表的另一实例。表3的信息可含于(例如)微调寄存器128中。

表3

表4是可用于响应于确定存储器单元群组的预期数据使用期限而确定所要读取电压的表结构的实例。表4的信息可含于(例如)微调寄存器128中。

表4

参考图4A的实例来考虑表4。RD

表5是可用于响应于响应于施加中间读取电压而激活的存储器单元数目而确定所要读取电压且不先确定存储器单元群组的预期数据使用期限的表结构的实例。表5的信息可含于(例如)微调寄存器128内。

表5

在表5中，RD

在使用查找表时，实施例可寻求在不存在准确匹配时插入值之间。替代地，实施例可选择最接近确定值(例如指示激活存储器单元的数目的确定值或确定预期数据使用期限)的表的值。

图6是描绘用于与各种实施例一起使用的数据线到页缓冲器及感测装置的连接的框示意图。在图6中，NAND串206通过选择门212来选择性连接到数据线204且通过选择门210来连接到源极216。NAND串206可具有与参考图2A所描述的结构相同的结构，其具有N+1个存储器单元208

数据线204的状态可指示目标存储器单元208

使用图6的实例，可将中间读取电压施加到所选择存取线202

图7描绘根据实施例的操作存储器的方法的时序图。例如，图7的时序图可表示存储器的读取操作。迹线760可表示施加到连接到针对读取操作所选择的存储器单元(例如目标存储器单元)的存取线的电压电平。以下讨论将至少参考图2A且将假设针对读取操作所选择的存储器单元是NAND串206

在时间t0，预充电相位可开始。读取操作的预充电相位可使未所选择存取线202达到足以激活其相应连接存储器单元(不管其数据状态如何)的电压电平，例如通过电压。如图7的实例中所展示，含有目标存储器单元(例如一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平首先升高电压电平768。电压电平768可足以激活连接到存取线202的每一存储器单元，不管其数据状态如何。作为一个实例，电压电平768可为约8V。使所有存取线202以此方式一起升高可促进达到任何存取线202的稳态的速度提高，任何存取线202的所要电压电平是电压电平768。可使选择线214及选择线215升高到足以激活其相应选择门的电压电平744。

在或约在时间t1，可使所选择存取线202

当在时间t2将电压电平772施加到所选择存取线202

在时间t3，可使施加到所选择存取线202

在时间t4，可使施加到所选择存取线202

在时间t5，可使施加到所选择存取线202

在时间t6，可使施加到所选择存取线202

在时间t7，可使施加到所选择存取线202

在时间t8，可使施加到所选择存取线202

尽管图7中仅描绘7个读取电压，但可使用其它数目个读取电压。一般可使用Y个读取电压来区分Y+1个可能数据状态中的每一者。在时间t9，可使所有线放电到电压电平766，电压电平766可为(例如)接地或0V的参考电位。针对读取操作的每一读取电压，时间t2到t9之间的时段可对应于感测一或多个目标存储器单元的数据状态时的读取操作的感测相位。

为确定读取操作期间所利用的读取电压，可在读取操作之前或读取操作期间确定针对读取操作所选择的存储器单元的预期数据使用期限以感测数据状态。图8描绘根据解决预期数据使用期限的此确定的实施例的操作存储器的方法的时序图。

在时间t0，预充电相位可开始，如参考图7所描述。在或约在时间t1，可使所选择存取线202

当在时间t1a将电压电平890施加到所选择存取线202

可计数响应于施加电压电平890而激活的存储器单元数目，例如可执行具有其第二逻辑电平(例如逻辑高电平)的寄存器644的总和。接着，可使用存储器单元的此检测数目(表达为数量、分率或百分比)来确定存储器单元群组的预期数据使用期限，如先前所描述。接着，可响应于确定预期数据使用期限而确定用于感测存储器单元的数据状态的一组读取电压。过程可结束于时间t1b，其中使迹线760、762及764放电到电压电平766，且随后可执行所述存储器单元的读取操作，例如参考图7所描述。

替代地，过程可在时间t1b直接继续读取操作，其中使所选择存取线202

图9是根据实施例的操作存储器的方法的流程图。例如，图9的方法可为读取操作的一部分，或可在读取操作之前(例如在读取操作之前实时)执行。在901中，可选择中间读取电压。中间读取电压可具有存储器单元群组的初始读取窗内的电压电平。针对一些实施例，可预定中间读取电压，且中间读取电压的表示可含于(例如)微调寄存器128内。

在903中，可将中间读取电压施加到针对读取操作所选择的存取线。当将中间读取电压施加到所选择存取线时，可激活未所选择存取线及选择门。在905中，可(例如)通过感测激活或撤销激活多个存储器单元的存储器单元来确定指示连接到所选择存取线的多个存储器单元的激活存储器单元的数目的值。在907中，可响应于指示激活存储器单元的数目的值而确定多个存储器单元的预期数据使用期限，指示激活存储器单元的数目的值由数量、分率、百分比或其它表示。

图10是根据另一实施例的操作存储器的方法的流程图。例如，图10的方法可为读取操作的一部分。在1011中，可将中间读取电压施加到针对读取操作所选择的存取线。当将中间读取电压施加到所选择存取线时，可激活未所选择存取线及选择门。可选择或预定中间读取电压，如参考图9所讨论。

在1013中，可(例如)通过感测激活或撤销激活多个存储器单元的存储器单元来确定指示连接到所选择存取线的多个存储器单元的激活存储器单元的数目的值。在1015中，可响应于指示激活存储器单元的数目的值而确定读取操作的多个读取电压。例如，可响应于指示激活存储器单元的数目的确定值而确定多个存储器单元的预期数据使用期限(指示激活存储器单元的数目的值是否由数量、分率、百分比或其它表示)，且可响应于多个存储器单元的预期数据使用期限而确定多个读取电压。

图11是根据另一实施例的操作存储器的方法的流程图。例如，图11的方法可为读取操作的一部分。在1121中，可选择中间读取电压。中间读取电压可具有存储器单元群组的初始读取窗内的电压电平。针对一些实施例，可预定中间读取电压，且中间读取电压的表示可含于(例如)微调寄存器128内。

在1123中，可将中间读取电压施加到针对读取操作所选择的存取线。当将中间读取电压施加到所选择存取线时，可激活未所选择存取线及选择门。在1125中，可(例如)通过感测激活或撤销激活多个存储器单元的存储器单元来确定指示连接到所选择存取线的多个存储器单元的激活存储器单元的数目的值。在1127中，可响应于指示激活存储器单元的数目的值而确定多个存储器单元的预期数据使用期限，指示激活存储器单元的数目的值由数量、分率、百分比或其它表示。

在1129中，可响应于多个存储器单元的预期数据使用期限而确定读取操作的多个读取电压。在1131中，可(例如)从多个读取电压的最低读取电压到多个读取电压的最高读取电压将多个读取电压依序施加到所选择存取线。当将多个读取电压施加到所选择存取线时，可激活未所选择存取线及选择门。在1133中，可响应于将多个读取电压施加到所选择存取线而确定多个存储器单元的存储器单元(例如每一存储器单元)的数据状态。针对一些实施例，多个存储器单元可包含连接到所选择存取线的每一存储器单元。针对其它实施例，多个存储器单元可包含连接到所选择存取线的存储器单元的子集(例如真子集)，例如连接到所选择存取线的每隔一个存储器单元(例如偶数存储器单元或奇数存储器单元)。

结论

尽管本文中已说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同目的的任何布置可取代所展示的特定实施例。所属领域的一般技术人员应明白实施例的许多调适。因此，本申请案希望涵盖实施例的任何调适或变动。