多处理器系统数据处理方法及多处理器系统

摘要

本发明提供了一种多处理器系统数据处理方法及多处理器系统，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连，所述方法包括：每一内存映射器将所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；所述处理器读取并处理对应的内存映射器生成的预设位宽数据。本发明通过内存映射器将内存的数据转换为与处理器的位宽对应的预设位宽数据，从而使得处理器本身无需与内存具有相同位宽，大大提高了多处理器系统的灵活性，同时避免了处理器之间的数据搬移，节省了多处理器系统的成本。

说明书

技术领域

本发明涉及计算机系统领域，更具体地说，涉及一种多处理器系统数据处理方法及多处理器系统。

背景技术

多处理器系统(Multiprocessor Systems)是指包含两台或多台功能相近的处理器，处理器之间彼此可以交换数据，所有处理器共享内存、I/O设备、控制器及外部设备，整个硬件系统由统一的操作系统控制，在处理器和程序之间实现作业、任务、程序、数组极其元素各级的全面并行，以提高数据处理速度。目前，多处理器已广泛应用于人工智能、多媒体、语音通信等产品中。

然而，由于多个处理器需要共用内存，因此需要多个处理器分别与内存具有相同的位宽，这大大限制了多处理器系统的使用，提高了多处理器系统的成本、应用不灵活。

发明内容

本发明实施例要解决的技术问题在于，针对上述多处理器系统中需采用与内存具有相同位宽的处理器，导致多处理器成本较高、应用不灵活的问题，提供一种多处理器系统数据处理方法及系统。

本发明实施例解决上述技术问题的技术方案是，提供一种多处理器系统数据处理方法，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连，所述方法包括：

每一内存映射器将所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；

所述处理器读取并处理对应的内存映射器生成的预设位宽数据。

优选地，所述内存为PCM、NRAM、MRAM、ReRAM或FeRAM，每一所述内存映射器包括寄存器缓冲器，且所述寄存器缓冲器与所述内存映射器所连接的处理器具有相同位宽；所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：

每一内存映射器根据时钟信号，将所述内存中的窄位宽数据依次写入到与所述寄存器缓冲器的不同位；

所述寄存器缓冲器同时输出所有位的数据形成所述预设位宽数据。

优选地，所述内存为持久储存级内存，所述持久储存级内存包括集成到同一基体的内存接口、控制芯片、DRAM芯片组、快闪存储器，且所述内存接口、DRAM芯片组和快闪存储器分别与所述控制芯片连接，所述内存接口经由内存总线与所述中央处理单元相连；所述方法还包括：

所述控制芯片在接收到所述中央处理单元的第一读写请求时，从所述DRAM芯片组获取所述第一读写请求对应的指令并将所述第一读写请求对应的指令通过内存接口返回给所述中央处理单元；

所述控制芯片在所述DRAM芯片组中的指令符合预设条件时，从所述快闪存储器中获取所述DRAM芯片组中的指令的后续指令集，并将所述后续指令集搬移到所述DRAM芯片组。

优选地，所述处理器包括图形处理器，所述内存映射器包括第一内存映射器，所述持久储存级内存包括分别与所述第一内存映射器相连的GDDR，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、GDDR、第一内存映射器集成到同一基体，所述第一内存映射器经由GDDR总线与所述图形处理器相连；

所述处理器读取并处理对应的内存映射器生成的预设位宽数据，包括：所述第一内存映射器在接收到所述图形处理器的第二读写请求时，从所述GDDR获取所述第二读写请求对应的图形处理指令并将所述第二读写请求对应的图形处理指令返回给所述图形处理器；

所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：所述第一内存映射器在所述GDDR中的图形处理指令符合预设条件时，从所述快闪存储器中获取所述GDDR中的图形处理指令的后续图形处理指令集，并将所述后续图形处理指令集转换为与所述图形处理器的位宽对应的预设位宽数据后搬移到所述GDDR。

优选地，所述处理器包括AI处理器，所述内存映射器包括第二内存映射器，所述持久储存级内存包括分别与所述第二内存映射器相连的HBM，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、HBM、第二内存映射器集成到同一基体，所述第二内存映射器经由HBM总线与所述AI处理器相连；

所述处理器读取并处理对应的内存映射器生成的预设位宽数据，包括：所述第二内存映射器在接收到所述AI处理器的第三读写请求时，从所述HBM获取所述第三读写请求对应的AI指令并将所述第三读写请求对应的AI指令返回给所述AI处理器；

所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：所述第二内存映射器在所述HBM中的AI指令符合预设条件时，从所述快闪存储器中获取所述HBM中的AI指令的后续AI指令集，并将所述后续AI指令集转换为与所述AI处理器的位宽对应的预设位宽数据后搬移到所述HBM。

本发明实施例还提供一种多处理器系统，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连；其中：

所述内存映射器将来自所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；

所述处理器，用于读取并处理对应的内存映射器生成的预设位宽数据。

优选地，所述内存为PCM、NRAM、MRAM、ReRAM或FeRAM，每一所述内存映射器包括寄存器缓冲器，且所述寄存器缓冲器与所述内存映射器所连接的处理器具有相同位宽；

所述内存映射器根据时钟信号，将所述内存中的窄位宽数据依次写入到与所述寄存器缓冲器的不同位，并通过所述寄存器缓冲器同时输出所有位的数据形成所述预设位宽数据。

优选地，所述内存为持久储存级内存，所述持久储存级内存包括集成到同一基体的内存接口、控制芯片、DRAM芯片组、快闪存储器，且所述内存接口、DRAM芯片组和快闪存储器分别与所述控制芯片连接，所述内存接口经由内存总线与所述中央处理单元相连；

所述控制芯片在接收到所述中央处理单元的第一读写请求时，从所述DRAM芯片组获取所述第一读写请求对应的指令并将所述第一读写请求对应的指令通过内存接口返回给所述中央处理单元；

所述控制芯片在所述DRAM芯片组中的指令符合预设条件时，从所述快闪存储器中获取所述DRAM芯片组中的指令的后续指令集，并将所述后续指令集搬移到所述DRAM芯片组。

优选地，所述处理器包括图形处理器，所述内存映射器包括第一内存映射器，所述持久储存级内存包括分别与所述第一内存映射器相连的GDDR，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、GDDR、第一内存映射器集成到同一基体，所述第一内存映射器经由GDDR总线与所述图形处理器相连；

所述第一内存映射器在接收到所述图形处理器的第二读写请求时，从所述GDDR获取所述第二读写请求对应的图形处理指令并将所述第二读写请求对应的图形处理指令返回给所述图形处理器；

所述第一内存映射器在所述GDDR中的图形处理指令符合预设条件时，从所述快闪存储器中获取所述GDDR中的图形处理指令的后续图形处理指令集，并将所述后续图形处理指令集转换为与所述图形处理器的位宽对应的预设位宽数据后搬移到所述GDDR。

优选地，所述处理器包括AI处理器，所述内存映射器包括第二内存映射器，所述持久储存级内存包括分别与所述第二内存映射器相连的HBM，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、HBM、第二内存映射器集成到同一基体，所述第二内存映射器经由HBM总线与所述AI处理器相连；

所述第二内存映射器在接收到所述AI处理器的第三读写请求时，从所述HBM获取所述第三读写请求对应的AI指令并将所述第三读写请求对应的AI指令返回给所述AI处理器；

所述第二内存映射器在所述HBM中的AI指令符合预设条件时，从所述快闪存储器中获取所述HBM中的AI指令的后续AI指令集，并将所述后续AI指令集转换为与所述AI处理器的位宽对应的预设位宽数据后搬移到所述HBM。

本发明实施例的多处理器系统数据处理方法及多处理器系统，通过内存映射器将内存的数据转换为与处理器的位宽对应的预设位宽数据，从而使得处理器本身无需与内存具有相同位宽，大大提高了多处理器系统的灵活性，同时避免了处理器之间的数据搬移，节省了多处理器系统的成本。

附图说明

图1是本发明第一实施例提供的多处理器系统的示意图；

图2是图1的多处理器系统中的寄存器缓冲器进行数据转换的示意图；

图3是本发明第二实施例提供的多处理器系统的示意图；

图4是图3的多处理器系统中的内存的示意图；

图5是本发明第一实施例提供的多处理器系统数据处理方法的流程示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示，是本发明第一实施例提供的多处理器系统的示意图，该多处理器系统可以为人工智能、多媒体、语音通信等产品中的控制系统，也可以为云存储系统中的服务器等。本实施例的多处理器系统包括中央处理单元(Central Processing Unit,CPU)11、内存12、内存映射器16以及处理器17，且上述中央处理单元11和内存12分别连接到内存总线。此外，与现有计算机系统类似，上述多处理器系统还可包括DMA控制器(Direct MemoryAccess,直接存储器访问)13、PCIe桥接器14以及通过PCIe总线与PCIe桥接器14连接的硬盘15，该硬盘15可以为机械硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid State Drive，SSD)等。上述多处理器系统可基于嵌入式操作系统运行，DMA控制器13可根据中央处理单元11的指令，将硬盘15中的数据写入到内存12或者将内存12中的数据写入到硬盘15。

中央处理单元11与内存具有相同的位宽，从而中央处理器单元11可直接通过内存总线访问内存12中的数据。在本实施例中，处理器17经由内存映射器16连接到内存总线。上述处理器17可以为图形处理器、AI处理器等，其与内存12具有不同带宽(即处理器17与中央处理单元11具有不同位宽)，从而处理器17不能直接访问内存12中的数据。

在本实施例中，内存映射器16可将来自内存12的数据转换为预设位宽数据，该预设位宽数据与内存映射器16相连的处理器17的位宽对应，并由处理器17读取并处理上述内存映射器16生成的预设位宽数据。同时，内存映射器16还可将经过处理器17处理的数据转换为与内存12的位宽对应的数据，从而可将处理器17的运算结果写回到内存12。

在实际应用中，多处理器系统可包括多个内存映射器16和多个与内存具有不同位宽的处理器17，且每一处理器17经由一个内存映射器16连接到内存总线，并由内存映射器16实现数据位宽转换，从而使各个处理器17可分别对内存12中的数据进行处理。

上述多处理器系统，通过内存映射器将内存的数据转换为与处理器的位宽对应的预设位宽数据，从而使得处理器本身无需与内存具有相同位宽，大大提高了多处理器系统的灵活性，同时节省了多处理器系统的成本。

在本实施例中，内存12可以采用PCM、NRAM、MRAM、ReRAM或FeRAM等。结合图2所示，每一内存映射器16包括寄存器缓冲器161，且该寄存器缓冲器161与内存映射器16所连接的处理器17具有相同位宽。

上述内存映射器16可根据系统时钟信号CLK，将内存12中的窄位宽数据依次写入到与寄存器缓冲器161的不同位，并通过寄存器缓冲器161同时输出所有位的数据形成预设位宽数据，通过上述方式，使得处理器17可对内存12中的数据进行处理。

当然，在实际应用中，内存映射器16可包括缓存，该缓存的位宽与处理器17的位宽相同，寄存器缓冲器161可将其存储的数据写入到上述缓存中，处理器17可读取缓存中的数据，从而提高数据处理效率。

如图3-4所示，是本发明第二实施例提供的多处理器系统的示意图，同样地，该多处理器系统可以为人工智能、多媒体、语音通信等产品中的控制系统，也可以为云存储系统中的服务器等。

同样地，本实施例的多处理器系统包括中央处理单元31、内存32、DMA控制器33、PCIe桥接器34、通过PCIe总线与PCIe桥接器34连接的硬盘35、内存映射器以及处理器37，且中央处理单元31、内存32、DMA控制器33、PCIe桥接器34分别连接到内存总线。

在本实施例中，内存32为持久储存级内存，该持久储存级内存包括集成到同一基体的内存接口、控制芯片321、DRAM芯片组322、快闪存储器328，且上述内存接口、DRAM芯片组322和快闪存储器328分别与控制芯片321连接，内存接口经由内存总线与中央处理单元31相连。上述快闪存储器328的存储容量远大于DRAM芯片组322的存储容量。

在本实施例中，控制芯片321可响应连接到内存接口的中央处理单元31的读写请求，从DRAM芯片组322获取指令集并通过内存接口将该指令集传送到中央处理单元31以及将中央处理单元31的执行结果数据写入到DRAM芯片组322，从而实现中央处理单元31与DRAM芯片组322之间的数据交互，具体地，中央处理单元31可根据程序指针从DRAM芯片组322获取指令集并执行。

上述控制芯片321还可实现DRAM芯片组322与快闪存储器328中数据的交互。具体地，在DRAM芯片组322中等待中央处理单元31读取的指令集(包括指令代码以及数据)符合预设条件(例如DRAM芯片组322中等待中央处理单元31读取的指令集小于预设数量)时，控制芯片321从快闪存储器328获取DRAM芯片组322中的指令集的后续指令集(包括指令代码以及数据)，并将该后续指令集存储到DRAM芯片组322中，以供中央处理单元31后续访问。

通过上述方式，使得DRAM芯片组322中的指令集可根据各中央处理单元31的运行状态自动更新，从而DRAM芯片组322的存储容量接近快闪存储器328的存储容量，中央处理单元31可始终处于高效运行状态，适用于云计算等对运算资源要求较高的领域，可大大提高系统的运行效率。

在本发明的另一实施例中，上述处理器37包括图形处理器371，且内存映射器包括第一内存映射器323，该第一内存映射器323可由一个控制芯片构成。相应地，持久储存级内存包括分别与第一内存映射器323相连的GDDR(Graphics Double Data Rate，图形用双倍数据传输率存储器)324，且内存接口、DRAM芯片组322、控制芯片321、快闪存储器328、GDDR324、第一内存映射器323集成到同一基体(即内存映射器集成到内存32上)，第一内存映射器323经由GDDR总线与图形处理器371相连。

在本实施例中，第一内存映射器323在接收到图形处理器371的第二读写请求时，从GDDR 324获取第二读写请求对应的图形处理指令并将第二读写请求对应的图形处理指令通过GDDR接口返回给图形处理器371。上述第二读写请求具体可以为图像或数据显示指令，图形处理器371可通过执行由第一内存映射器323返回的图形处理指令将图像或数据输出到显示器等显示设备。

上述第一内存映射器323还在GDDR 324中的图形处理指令符合预设条件(例如GDDR 324中等待图形处理器371读取的图形指令小于预设数量)时，从快闪存储器328中获取GDDR 324中的图形处理指令的后续图形处理指令集，并将后续图形处理指令集转换为与图形处理器371的位宽对应的预设位宽数据后搬移到GDDR 324，以供图形处理器371后续访问。

在本发明的又一实施例中，上述处理器37包括AI处理器372，且内存映射器包括第二内存映射器325，该第二内存映射器325可由一个控制芯片构成，相应地，持久储存级内存包括分别与第二内存映射器325相连的HBM(High Bandwidth Memory，高带宽内存)326，且内存接口、DRAM芯片组322、控制芯片321、快闪存储器328、HBM 326、第二内存映射器325集成到同一基体(即内存映射器集成到内存32上)，第二内存映射器325经由HBM总线与AI处理器372相连。

在本实施例中，第二内存映射器325在接收到AI处理器372的第三读写请求时，从HBM 326获取第三读写请求对应的AI指令并将第三读写请求对应的AI指令返回给AI处理器372。

上述第二内存映射器325在HBM 326中的AI指令符合预设条件(例如HBM326中等待AI处理器372读取的AI指令小于预设数量)时，从快闪存储器328中获取HBM 326中的AI指令的后续AI指令集，并将后续AI指令集转换为与AI处理器372的位宽对应的预设位宽数据后搬移到HBM 326，以供AI处理器372后续访问。

如图5所示，本发明实施还提供一种多处理器系统数据处理方法，该方法可应用于人工智能、多媒体、语音通信等产品的控制系统，也可以应用于云存储系统中的服务器等。结合图1所示，多处理器系统包括中央处理单元、内存、至少一个与内存具有不同位宽的处理器和至少一个内存映射器，且每一内存映射器分别与一个对应的处理器相连。上述中央处理单元与内存具有相同的位宽，从而中央处理器单元可直接通过内存总线访问内存中的数据。上述处理器可以为图形处理器、AI处理器等，其与内存具有不同带宽(即处理器与中央处理单元具有不同位宽)，从而处理器不能直接访问内存中的数据。

本实施例的方法包括：

步骤S51：每一内存映射器将内存中存储的数据转换为预设位宽数据，上述预设位宽数据与该内存映射器相连的处理器的位宽对应。

具体地，当内存采用PCM、NRAM、MRAM、ReRAM或FeRAM等时，每一内存映射器包括寄存器缓冲器，且该寄存器缓冲器与内存映射器所连接的处理器具有相同位宽。上述内存映射器可根据系统时钟信号CLK，将内存中的窄位宽数据依次写入到与寄存器缓冲器的不同位，并通过寄存器缓冲器同时输出所有位的数据形成预设位宽数据。

当然，在实际应用中，内存映射器可包括缓存，该缓存的位宽与处理器的位宽相同，寄存器缓冲器可将其存储的数据写入到上述缓存中，处理器可读取缓存中的数据，从而提高数据处理效率。

步骤S52：处理器读取并处理对应的内存映射器生成的预设位宽数据。由于内存映射器生成的数据的位宽与处理器的位宽相同，因此处理器可直接对上述数据进行处理。

上述方法还可应用于内存为持久级内存的多处理器系统中，即上述内存为持久储存级内存，该持久储存级内存包括集成到同一基体的内存接口、控制芯片、DRAM芯片组、快闪存储器，且内存接口、DRAM芯片组和快闪存储器分别与控制芯片连接，内存接口经由内存总线与中央处理单元相连。上述快闪存储器的存储容量远大于DRAM芯片组的存储容量。

此时，多处理器系统数据处理方法除了上述步骤S51-S52外，还包括：

控制芯片在接收到中央处理单元的第一读写请求时，从DRAM芯片组获取第一读写请求对应的指令并将第一读写请求对应的指令通过内存接口返回给中央处理单元；

控制芯片在DRAM芯片组中的指令符合预设条件时，从快闪存储器中获取DRAM芯片组中的指令的后续指令集，并将后续指令集转换为与中央处理单元的位宽对应的预设位宽数据后搬移到所述DRAM芯片组。

上述多处理器系统可以使用嵌入式操作系统，即中央处理器单元基于嵌入式操作系统实现整体运行控制，且通过控制芯片使DRAM芯片组中的指令集根据各中央处理单元的运行状态自动更新，从而DRAM芯片组的存储容量接近快闪存储器的存储容量，中央处理单元可始终处于高效运行状态，适用于云计算等对运算资源要求较高的领域，可大大提高系统的运行效率。

在本发明的多处理器系统数据处理方法的另一实施例中，处理器包括图形处理器，相应地，内存映射器包括第一内存映射器，持久储存级内存包括分别与第一内存映射器相连的GDDR，且内存接口、DRAM芯片组、控制芯片、快闪存储器、GDDR、第一内存映射器集成到同一基体，第一内存映射器经由GDDR总线与所述图形处理器相连。

在上述步骤S51中的内存映射器将所述内存的数据转换为预设位宽数据，具体包括：第一内存映射器在GDDR中的图形处理指令符合预设条件时，从快闪存储器中获取GDDR中的图形处理指令的后续图形处理指令集，并将后续图形处理指令集转换为与图形处理器的位宽对应的预设位宽数据后搬移到GDDR。

在上述步骤S52中的处理器读取并处理对应的内存映射器生成的预设位宽数据，具体包括：第一内存映射器在接收到图形处理器的第二读写请求时，从GDDR获取第二读写请求对应的图形处理指令并将第二读写请求对应的图形处理指令返回给图形处理器。

在本发明的多处理器系统数据处理方法的又一实施例中，所述处理器包括AI处理器，内存映射器包括第二内存映射器，持久储存级内存包括分别与所述第二内存映射器相连的HBM，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、HBM、第二内存映射器集成到同一基体，第二内存映射器经由HBM总线与所述AI处理器相连。

此时，上述步骤S51中的内存映射器将所述内存的数据转换为预设位宽数据，具体包括：第二内存映射器在接收到所述AI处理器的第三读写请求时，从HBM获取所述第三读写请求对应的AI指令并将所述第三读写请求对应的AI指令返回给所述AI处理器；

在上述步骤S52中的处理器读取并处理对应的内存映射器生成的预设位宽数据，具体包括：第二内存映射器在HBM中的AI指令符合预设条件时，从快闪存储器中获取HBM中的AI指令的后续AI指令集，并将后续AI指令集转换为与所述AI处理器的位宽对应的预设位宽数据后搬移到HBM。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。