本专利申请案主张波尼亚迪(Boniardi)等人在2018年6月6日提交的标题为“使用存储器装置的权重存储(Weight Storage Using Memory Device)”的美国专利申请案第16/001,790号的优先权，所述美国专利申请案转让给本发明受让人且以全文引用的方式并入本文中。
背景技术
以下内容通常涉及存储器装置，且更具体地说，涉及使用存储器装置的权重存储。
存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。例如，二进制装置具有两种状态，通常用逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为了存取所存储信息，电子装置的组件可在存储器装置中读取或感测所存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性。即使在没有外部电源的情况下，非易失性存储器(例如，FeRAM)也可维持其所存储的逻辑状态达延长时间段。易失性存储器单元可随时间丢失其存储状态，除非其被外部电源周期性地刷新。
通常，除其它度量外，改进存储器装置通常还可包含增加存储器单元密度、增加读/写速度、增加可靠性、增加数据保留、降低功率消耗或降低制造成本。
附图说明
图1根据本公开的实施例说明包含三维存储器单元阵列的存储器装置的示范图，所述存储器装置支持使用存储器装置的权重存储。
图2根据本公开的实施例说明支持使用存储器装置的权重存储的三维存储器阵列。
图3根据本公开的实施例说明支持使用存储器装置的权重存储的存储器阵列的实例。
图4根据本公开的实施例说明支持使用存储器装置的权重存储的存储器阵列的热技术的实例。
图5根据本公开的实施例说明在支持使用存储器装置的权重存储的神经存储器的写入操作期间受害存储器单元的电压阈值的图的实例。
图6根据本公开的实施例说明存储器阵列的实例，其展示支持使用存储器装置的权重存储的神经存储器单元的读取操作的特征。
图7根据本公开的实施例展示支持使用存储器装置的权重存储的装置的框图。
图8到11根据本公开的实施例说明用于使用存储器装置的权重存储的方法。
具体实施方式
在神经网络中，突触权重可指两个节点(例如，神经元)之间连接的强度或振幅。通过神经网络传输的信息的性质及内容可部分地基于节点之间形成的突触属性(例如，突触权重)。除其它外，神经形态系统及装置可经设计以实现传统计算机架构不可能实现的结果。例如，神经形态系统可用于实现更通常与生物系统(例如学习、视觉或视觉处理、听觉处理、高级计算或其它处理，或其组合)相关联的结果。
本文中描述经配置以模仿可存在于神经系统中的神经生物架构及/或存储突触权重的系统、装置及方法。存储器装置可包含至少一个经配置以存储值(例如，模拟值)的存储器单元。存储器单元可包含第一存储器单元(例如，侵扰存储器单元)及多个其它存储器单元(例如，受害存储器单元)。存储器单元及/或相关组件可使用在存取操作(例如，写入操作)期间可由侵扰存储器单元引起的受害存储器单元的热干扰来存储值(例如，模拟值)。由侵扰存储器单元在写入操作期间输出的热能可致使受害存储器单元的状态基于侵扰存储器单元与受害存储器单元中的至少一个(如果不是每一个)受害存储器单元之间的热关系而变更。在一些状况下，可在读取操作期间通过检测及组合受害存储器单元的权重来读取存储器单元。
下文在图1至2中的存储器装置的上下文中进一步描述上文所引入本公开的特征。然后描述图3至11中的存储器装置的神经存储器单元的具体实例。参考与使用存储器装置的权重存储有关的设备图、系统图及流程图，进一步说明及描述本公开的这些及其它特征。
图1根据本公开的各种实施例说明支持使用存储器装置的权重存储的存储器装置100的实例。存储器阵列100也可被称为电子存储器设备。图1为存储器装置100的各种组件及特征的说明性表示。如此，应了解，存储器装置100的组件及特征经展示以说明功能相互关系，而非其在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含三维(3D)存储器阵列102。3D存储器阵列102包含可程式化以存储不同状态的存储器单元105。在一些实施例中，每一存储器单元105可编程来存储两个状态，表示为逻辑0及逻辑1。在一些实施例中，存储器单元105可经配置以存储多于两种逻辑状态。在一些实施例中，存储器单元105可包含自选存储器单元。应理解，存储器单元105还可包含另一类型的存储器单元，例如3D XPointTM存储器单元、包含存储组件及选择组件的PCM单元、CBRAM单元或FeRAM单元。尽管图1中包含的一些元件经标记有数字指示符，其它对应元件未经标记，但它们为相同或将理解为相似，以便提高所描绘特征的可见性及清晰度。
3D存储器阵列102可包含彼此重叠形成的两个或多于两个二维(2D)存储器阵列。与单个2D阵列相比，上述情形可增加可在单个裸片或衬底上置放或形成的存储器单元的数目，这继而可降低生产成本或提高存储器阵列的性能，或两者。在图1中所描绘的实例中，存储器阵列102包括两个层级的存储器单元105(例如，存储器单元105-a及存储器单元105-b)，且因此可被视为3D存储器阵列；然而，层级的数目可不限于两个，且其它实例可包含额外层级。每一层级可经对准或定位，以使得存储器单元105可跨越每一层级彼此(精确地、重叠地或大约)对准,因此形成存储器单元堆叠145。
在一些实施例中，每一行存储器单元105连接到字线110，且存储器单元105的每一列连接到数字线115(有时被称为位线)。字线110及数字线115两者也可通常被称为存取线。此外，存取线可用作存储器装置100的一个平台处的一或多个存储器单元105(例如，在存取线下方的存储器单元105)的字线110，以及用作存储器装置的另一平台处的一或多个存储器单元105(例如，在存取线上面的存储器单元105)的数字线115。因此，对字线及数字线或其类似物的引用可以互换而不会失去理解或操作。字线110及数字线115可大体上彼此垂直，并且可支持存储器单元阵列。
通常，一个存储器单元105可位于例如字线110与数字线115的两个存取线的相交点处。此相交点可被称为存储器单元105的地址。目标存储器单元105可为位于经激励(例如，经激活)字线110及经激励(例如，经激活)数字线115的相交点处的存储器单元105；也就是说，字线110及数字线115均可经激励，以便在其相交点处读取或写入存储器单元105。与相同字线110或数字线115电子通信(例如，与其连接)的其它存储器单元105可被称为非目标存储器单元105。
如在图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共用导电线，例如数字线115。也就是说，数字线115可与上部存储器单元105-b及下部存储器单元105-a耦合。其它配置可为可能的，例如，第三层(未展示)可与上部存储器单元105-b共享字线110。
在一些状况下，电极可将存储器单元105耦合至字线110或数字线115。术语电极可指电导体，且可包含在存储器装置100的元件或组件之间提供导电路径的迹线、导线、导电线、导电层等。因此，在一些状况下，术语电极可指存取线，例如字线110或数字线115，且在一些状况下，指用作存取线与存储器单元105之间的电触点的额外导电元件。在一些实施例中，存储器单元105可包括位于第一电极与第二电极之间的硫属化物材料。第一电极可将硫属化物材料耦合至字线110，且第二电极将硫属化物材料耦合至数字线115。第一电极与第二电极可为相同材料(例如，碳)或不同材料。在其它实施例中，存储器单元105可与一或多个存取线直接耦合，并且可省略存取线以外的电极。
通过激活或选择字线110及数字线115，可对存储器单元105执行例如读取及写入的操作。激活或选择字线110或数字线115可包含将电压施加至相应线。字线110及数字线115可由例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等的导电材料制成。
在一些架构中，单元的逻辑存储装置(例如，CBRAM单元中的电阻式组件、FeRAM单元中的电容式组件)可通过选择组件与数字线电隔离。字线110可连接至并且可控制选择组件。例如，选择组件可为晶体管，且字线110可连接至晶体管的栅极。替代地，选择组件可为可变电阻组件，其可包括硫属化物材料。激活字线110可在存储器单元105的逻辑存储装置与其对应数字线115之间产生电气连接或闭合电路。然后可存取数字线以读取或写入存储器单元105。在选择存储器单元105时，可使用所得信号来确定所存储逻辑状态。在一些状况下，第一逻辑状态可对应于没有电流或通过存储器单元105的微不足道的小电流，而第二逻辑状态可对应于有限电流。
在一些状况下，存储器单元105可包含具有两个端子的自选存储器单元，且可省略单独的选择组件。如此，自选存储器单元的一个端子可电连接到字线110，而自选存储器单元的另一端子可电连接到数字线115。
可通过行解码器120及列解码器130控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址，且基于所接收行地址来激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址，且激活适当数字线115。例如，存储器阵列102可包含标记为WL_T1到WL_TM及WL_B1到WL_BM的多个字线110及标记为DL_1到DL_N的多个数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115(例如，WL_2及DL_3)，可存取其交叉点处的存储器单元105。
在存取时，可通过感测组件125读取或感测存储器单元105，以确定存储器单元105的所存储状态。例如，电压可施加于存储器单元105(使用对应字线110及数字线115)，且所得的通过存储器单元105的电流的存在可取决于存储器单元105的所施加电压及阈值电压。在一些状况下，可施加多于一个电压。另外，如果所施加电压未产生电流，则在感测组件125检测到电流之前，可施加其它电压。通过评估产生电流的电压，可确定存储器单元105的所存储逻辑状态。在一些状况下，在检测到电流之前，电压的量级可增加。在其它状况下，可按顺序施加预定电压，直至检测到电流。同样地，可将电流施加于存储器单元105，且产生电流的电压的量级可取决于存储器单元105的电阻或阈值电压。
在一些状况下，存储器单元105(例如，相变存储器单元或自选存储器单元)可包括硫属化物材料。在存取操作期间，存储器单元的硫属化物材料可保持处于非晶状态。在一些状况下，操作存储器单元可包含将各种形状的编程脉冲施加于存储器单元来确定存储器单元的特定阈值电压，也就是说，可通过改变编程脉冲的形状来修改存储器单元的阈值电压，此可变更存储器单元中硫属化物材料的局部组成。
可通过将各种形状的读取脉冲施加于存储器单元来确定存储器单元的特定阈值电压。例如，当读取脉冲的所施加电压超过存储器单元的特定阈值电压时，有限数量的电流可流过存储器单元。类似地，当读取脉冲的所施加电压小于存储器单元的特定阈值电压时，无任何可察觉量的电流可流过存储器单元。在一些实施例中，感测组件125可通过检测电流通过存储器单元105或缺少电流来读取存储在选定存储器单元105中的信息。以此方式，存储器单元105(例如，相变存储器单元或自选存储器单元)可基于与硫属化物材料相关联的阈值电压电平(例如，两个阈值电压安排)存储一位数据，其中电流流过存储器单元105的阈值电压电平指示由存储器单元105所存储的逻辑状态。在一些状况下，存储器单元105可展现一定数量的不同阈值电压电平(例如，三个或多于三个阈值电压电平)，从而存储多于一位的数据。
感测组件125可包含各种晶体管或放大器，以便检测及放大与所感测存储器单元105相关联的信号的差，此可被称为锁存。然后可通过列解码器130将存储器单元105的所检测到逻辑状态输出作为输出135。在一些状况下，感测组件125可为列解码器130或行解码器120的一部分。或者，感测组件125可连接到列解码器130或行解码器120或与其进行电子通信。图1还展示布置感测组件125-a(在虚线框中)的替代选项。所属领域的一般技术人员件将了解，感测组件125可与列解码器或行解码器相关联，而不会失去其功能用途。
可通过以类似方式激活相关字线110及数字线115来设置或写入存储器单元105，且可将至少一个逻辑值存储在存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。
在一些存储器架构中，存取存储器单元105可降级或破坏所存储的逻辑状态，且可执行重写或刷新操作以返回原来的逻辑状态到存储器单元105。例如，在DRAM中，电容器可在感测操作期间经部分或完全地放电，从而损坏所存储逻辑状态，因此可在感测操作之后重新写入逻辑状态。另外，在一些存储器架构中，激活单一字线110可致使行(例如，与字线110耦合)中的所有存储器单元放电；因此，可需要重写行中的若干或所有存储器单元105。但在例如自选择存储器、PCM、CBRAM、FeRAM或“与非”存储器的非易失性存储器中，存取存储器单元105可不损坏逻辑状态，且因此存储器单元105可不需要在存取之后重新写入。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)来控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电。在一些状况下，行解码器120、列解码器130及感测组件125中的一或多个可与存储器控制器140共置。存储器控制器140可产生行及列地址信号，以便激活所要字线110及数字线115。存储器控制器140还可生成并控制在存储器装置100的操作期间使用的各种电压或电流。通常，本文中所论述的所施加电压或电流的振幅、形状、极性及/或持续时间可经调整或变化，且对于在操作存储器装置100中所论述的各种操作可为不同的。此外，可同时地存取存储器阵列102内的一个、多个或所有存储器单元105；例如，在复位操作期间，可同时存取存储器阵列102的多个或所有单元，其中所有存储器单元105或一组存储器单元105经设置为单个逻辑状态。
存储器装置100的各种存储器单元105可分组成经配置以存储模拟值的存储器单元。存储器单元可经配置以模仿神经-生物架构。存储器单元可利用硫属化物存储器的性质及热干扰来存储模拟值，作为一个实例值。在一些状况下，存储器单元可包含位于不同存取线(例如，字线及/或数字线)上的第一存储器单元(例如，侵扰存储器单元)及至少一个其它存储器单元(例如，受害存储器单元)。侵扰存储器单元在操作(例如，写入操作)期间输出的热能可基于侵扰存储器单元与至少一个受害存储器单元之间的热关系而改变受害存储器单元的状态。
图2根据本公开的各种实施例说明支持使用存储器装置的权重存储的3D存储器阵列200的实例。存储器装置200可为参考图1所描述的存储器阵列102的部分的实例存储器阵列200可包含位于衬底204上面的存储器单元的第一阵列或平台205-a，以及位于第一阵列或平台205-a的顶部上的存储器单元的第二阵列或平台205-b。存储器阵列200还可能包含字线110-a及字线110-b及数字线115-a，其可为字线110及数字线115的实例，如参考图1所描述。如图2中所描绘的说明性实例，第一平台205-a及第二平台205-b的存储器单元可各自包含自选择存储器单元。在一些实例中，第一平台205-a及第二平台205-b的存储器单元可各自包含另一类型的存储器单元，所述存储器单元可适合交叉点架构，例如，CBRAM单元或FeRAM单元。尽管图2中包含的一些元件经标记有数字指示符，其它对应元件未经标记，但它们为相同或将理解为相似，以便提高所描绘特征的可见性及清晰度。
在一些状况下，第一平台205-a的自选存储器单元可各自包含第一电极215-a、硫属化物材料220-a及第二电极225-a。此外，第二平台205-b的自选存储器单元可各自包含第一电极215-b、硫属化物材料220-b及第二电极225-b。在一些实施例中，存取线(例如，字线110、数字线115)可包含电极层(例如，共形层)，代替电极215或225，且因此可包括多层存取线。在此类实施例中，存取线的电极层可与存储器材料(例如，硫属化物材料220)介接。在一些实施例中，存取线(例如，字线110、数字线115)可与存储器材料(例如，硫属化物材料220)直接介接，而两者之间没有电极层或电极。
在一些实施例中，第一平台205-a及第二平台205-b的自选存储器单元可具有共用导电线，使得每一平台205-a及205-b的对应(例如，沿y方向垂直对准)自选存储器单元可共享数字线115或字线110，如参考图1所描述。例如，第二平台205-b的第一电极215-b及第一平台205-a的第二电极225-a可均耦合到数字线115-a，使得数字线115-a由垂直对准且相邻的自选存储器单元(沿y方向)共享。
在一些实施例中，存储器阵列200可包含额外数字线(未展示)，使得第二平台205-b的第一电极215-b可与额外数字线耦合，且第一平台205-a的第二电极225-a可与数字线115-a耦合。额外数字线可与数字线115-a电气隔离(例如，绝缘材料可插置在额外数字线与数字线115-a之间)。因此，第一平台205-a及第二平台205-b可分开，且可彼此独立操作。在一些状况下，存取线(例如，字线110或数字线115)可包含用于每一交叉点处的相应存储器单元的选择组件(例如，双端子选择器装置，其可经配置以与存取线集成的一或多个薄膜材料)。因此，存取线及选择组件可一起形成用作存取线及选择组件两者的复合材料层。
在一些状况下，存储器阵列200的架构可被称为交叉点架构的实例，因为存储器单元可形成于字线110与数字线115之间的拓扑交叉点处，如在图2中所说明。与一些其它存储器架构相比较，此交叉点架构可以较低生产成本提供相对高密度的数据存储。例如，具有交叉点架构的存储器阵列可具有面积缩小的存储器单元，且因此，与一些其它架构相比，可支持增加的存储器单元密度。例如，与具有6F
虽然图2的实例展示两个存储器平台，但其它配置可包含任何数目个平台。在一些实施例中，存储器平台中的一或多个可包含自选存储器单元，其包含硫属化物材料220。在其它实施例中，存储器平台中的一或多个可包含包括铁电材料的FeRAM单元。在另一实施例中，存储器平台中的一或多个可包含CBRAM单元，所述CBRAM单元包含金属氧化物或硫属化物材料。例如，硫属化物材料220可例如包含硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)及硅(Si)合金的硫属化物玻璃。在一些实施例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可被称为SAG合金。
存储器单元可合并为存储器单元的一部分，所述存储器单元可经配置以存储值，在一些状况下，所述值可为或包含模拟值。在一些存储器装置中，将电子脉冲施加于硫属化物材料220-a可导致硫属化物材料220-a受到影响，在一些状况下，这可包含改变物理形式。一些硫属化物材料220-a的物理形式包含非晶状态及结晶状态。这些物理形式的电阻是不同的，因此允许硫属化物材料220-a存储逻辑(例如，数字逻辑)。在一些硫属化物存储器系统中，为使硫属化物材料220-a处于非晶状态，控制器可通过电脉冲来加热硫属化物材料220-a，且通过移除脉冲来快速冷却硫属化物材料220-a。快速冷却可致使硫属化物材料220-a的结构较不有序，且因此电阻更大。在一些PCM系统中，为使硫属化物材料220-a处于结晶状态，控制器可通过电脉冲加热硫属化物材料220-a，且然后通过降低电脉冲来缓慢冷却硫属化物材料220-a。缓慢的冷却可为硫属化物材料220-a的结构提供时间，使其更加有序，且因此电阻较低。存储器装置的存储器单元可使用硫属化物材料的这些性质将模拟值存储在存储器单元中，所述存储器单元包含多个存储器单元。每一存储器单元可包含多个存储器单元105-a，所述存储器单元包含硫属化物材料220-a。
图3根据本公开的各种实施例说明支持使用存储器装置的权重存储的存储器阵列300的实例。存储器阵列300可为参考图1及2所描述的存储器装置100的部分的实例。存储器阵列300可包含神经存储器单元305，所述神经存储器单元经配置以存储值或权重(例如，模拟值或模拟权重)。神经存储器单元305可经配置以模仿神经系统中可能存在的神经-生物结构及/或存储一或多个突触权重。如此，神经存储器单元305可为神经形态系统及/或神经网络的一部分的实例。
一些神经形态系统可使用例如PCM装置或自选存储器装置的电阻RAM(RRAM)来存储突触的值(或权重)。此类电阻式存储器可包含经配置以存储多个层级及/或可具有宽感测窗口的存储器单元。此类型的存储器可经配置以通过脉冲(例如，尖峰)控制执行训练操作。此类训练操作可包含尖峰时序相关可塑性(STDP)。STDP可为赫布型学习的形式，其由节点(例如，神经元)之间传输的尖峰之间的相关性引起。STDP可为调整节点(例如，神经元)之间连接强度的过程的实例。
在神经网络中，突触权重可指两个节点之间连接的强度或振幅。通过神经网络传输的信息的性质及内容可部分地基于神经元之间形成的连接(例如，突触)的属性(例如，突触权重)。神经形态系统可经设计以实现传统计算机架构不可能实现的结果。例如，神经形态系统可用于实现更通常与生物系统(例如学习、视觉或视觉处理、听觉处理、高级计算或其它处理，或其组合)相关联的结果。
突触权重在一些状况下可经模拟为存储器装置(例如，电阻式存储器装置、包含硫属化物在内的存储器装置)中存储器单元的电阻/阈值电压，或以其它方式与所述电阻/阈值电压有关。在一些状况下，递送到存储器单元的脉冲的数目可与存储器单元(例如电阻式存储器单元或包含硫属化物在内的存储器单元)的电阻或阈值电压相关。在此类状况下，存储器单元的模拟电阻或阈值电压可表示神经形态系统中的突触权重。
然而，一些电阻式存储器技术可不具有足够宽的感测窗口来存储可表示突触权重的大量模拟值。例如，3DXP存储器单元可具有快速状态转换及其它特征，所述特征可致使更呈线性标度的阈值电压读出，且因此可致使3DXP存储器阵列中的个别存储器单元的有限学习能力。
存储器装置(例如，电阻式存储器装置(例如3DXP存储器装置)可包含一或多个神经存储器单元305，所述神经存储器单元经配置以模仿神经生物学架构并存储可表示突触权重的值(例如，模拟值)。神经存储器单元305可包含侵扰存储器单元310(例如，初级存储器单元)及多个受害存储器单元315(例如，次级存储器单元)。存储器单元可为相变存储器单元、电阻式存储器单元或包含硫属化物材料在内的存储器单元的实例。受害存储器单元315可经定位邻近于存储器单元阵列中的侵扰存储器单元310(例如，受害存储器单元可未由中间存储器单元沿着存取线与侵扰存储器单元分离)。在一些状况下，侵扰存储器单元310及多个受害存储器单元315可经定位在相同存储器单元平台中。在一些状况下，侵扰存储器单元310及多个受害存储器单元中的至少一个可经定位在不同存储器单元平台中。
神经存储器单元305的存储器单元可耦合到多个数字线320(例如，DL 1、DL 2及DL3)且多个字线325(例如，WL 1、WL 2及WL 3)。侵扰存储器单元310可与第二数字线320-b(例如，DL 2)及第二字线325-b(例如，WL 2)耦合。受害存储器单元315中的每一个可与第二数字线320-b或第二字线325-b中的至少一个耦合。在一些状况下，每一受害存储器单元315与侵扰存储器单元310共享一个存取线，且与一个存取线耦合，所述存取线不与侵扰存储器单元310耦合。
每一受害存储器单元315可与侵扰存储器单元310具有热关系330。热关系330可定义受害存储器单元315与侵扰存储器单元310之间的热耦合。例如，热关系330越强，两个存储器单元之间可转移的热能的量越大。在一些状况下，侵扰存储器单元310与每一受害存储器单元315之间的热关系330是不同的。
神经存储器单元305可使用侵扰存储器单元310引发的受害存储器单元315的热干扰来存储模拟值。例如，当将脉冲施加于侵扰存储器单元310时，每一受害存储器单元315可基于特定受害存储器单元315与侵扰存储器单元310之间的热关系330接收一定量的热能。在一些状况下，此热能可被称为热干扰。受害存储器单元315的阈值电压可基于从侵扰存储器单元310接收的热能的量而改变。存储器阵列300可经配置以使用这些热干扰性质将值(例如模拟值)存储在神经存储器单元305中。
描述神经存储器单元305的热耦合性质的实例。第一受害存储器单元315-a可与侵扰存储器单元310具有第一热关系330-a。第二受害存储器单元315-b可与侵扰存储器单元310具有第二热关系330-b。第三受害存储器单元315-c可与侵扰存储器单元310具有第三热关系330-c。第四受害存储器单元315-d可与侵扰存储器单元310具有第四热关系330-d。每一热关系(330-a、330-b、330-c、330-d)可不同(或在一些状况下，虽然多个热关系中的一些可不同，但多个热关系中的至少一些可相同)。在神经存储器单元305的写入操作期间，可将脉冲施加于侵扰存储器单元310。响应于将脉冲施加于侵扰存储器单元310，每一受害存储器单元315的阈值电压可基于热关系330以不同速率降低。存储器阵列300可经配置以基于受害存储器单元315的阈值电压组合，将不同模拟值存储到神经存储器单元305及/或从所述神经存储器单元读取不同模拟值。参考图5更详细地描述关于神经存储器单元305的写入操作的详细信息。参考图6更详细地描述关于神经存储器单元305的读取操作的详细信息。
存储器阵列300可包含多个神经存储器单元305。在一些状况下，存储器单元不能在不同的神经存储器单元305之间共享。在一些状况下，相邻神经存储器单元可包含从侵扰存储器单元310对角线定位的存储器单元(例如，位于第三数字线320-c与第三字线325-c的相交点处的存储器单元)。在一些状况下，相邻存储器单元
图4根据本公开的各种实施例说明支持使用存储器装置的权重存储的存储器阵列400的热拓扑的实例。存储器阵列400展现不同的存储器单元拓扑，所述拓扑可改变存储器单元之间的热关系。
存储器阵列400可为参考图3所描述的存储器阵列300的实例。存储器阵列400可包含神经存储器单元405。神经存储器单元405可包含侵扰存储器单元410及多个受害存储器单元415。神经存储器单元405的存储器单元可耦合到多个数字线420及多个字线425。每一受害存储器单元415可与侵扰存储器单元410具有热关系430。这些特征中的每一者可为参考图3所描述的类似特征的实例，且此处不重复对这些特征的完整描述。
热关系430可基于存储器阵列400的各种特性。热关系430可至少部分地基于侵扰存储器单元410与受害存储器单元415(例如，415-a、415-b、415-c及/或415-d)之间的物理距离，位于侵扰存储器单元410与受害存储器单元415(例如，415-a、415-b、415-c及/或415-d)之间或与其耦合的导电材料的特性，或位于侵扰存储器单元410与受害存储器单元415(例如，415-a、415-b、415-c及/或415-d)之间或与其耦合的绝缘材料的特性，或其组合。
存储器阵列400的热拓扑说明其中热关系430受存储器单元之间的物理距离(例如，存储器单元之间的空间不平衡)的影响的实例。存储器阵列400可经构建，使得第一数字线420-a与第二数字线420-b之间的第一距离435(例如，Dl)小于第二数字线420-b与第三数字线420-c之间的第二距离440(例如，D2)。类似地，存储器阵列400可经构建，使得第一字线425-a与第二字线425-b之间的第三距离445(例如，D3)小于第二字线425-b与第三字线425-c之间的第四距离450(例如，D4)。存储器阵列的此拓扑致使第一受害存储器单元415-a比第二受害存储器单元415-b在物理上更接近侵扰存储器单元410；且第三受害存储器单元415-c比第四受害存储器单元415-d在物理上更接近侵扰存储器单元410。在一些状况下，存储器单元之间的物理距离的此差异可在存储器单元之间产生不同热关系430。替代地，尽管存储器单元之间的物理距离可不同，但基于其它因素或存储器单元之间连接的结构差异，热关系可为相似或相同的。
另外，导电材料及/或绝缘材料455在存储器阵列400中的定位可影响热关系430中的一或多个。例如，位于相同数字线上的存储器单元(例如，侵扰存储器单元410、第一受害存储器单元415-a及第二受害存储器单元415-b)可共享可充当热导体的连续衬里(例如密封衬里套)。由相同数字线420(例如，行到行拓扑或R2R)上的存储器单元共享的热导体可致使共享相同数字线420的存储器单元与共享相同字线425(例如，列对列拓扑或C2C)的存储器单元相比具有较接近热关系(例如，组件之间的较强热耦合)，其中可不存在相同连续衬里。在一些状况下，导电材料及/或绝缘材料455可有意置放在存储器阵列400中，以影响存储器单元之间的热关系430。
在一些实例中，存储器阵列400可具有热拓扑，其中受害存储器单元415中的每一个具有不同的热关系430。热关系可基于行到行拓扑、列到列拓扑、存储器单元之间的空间不平衡、传导热能的材料的置放、将组件与热能隔离的材料的置放，或其组合。
在一些状况下，存储器阵列400可具有热拓扑，其中第一热关系430-a为最接近/最小的(例如，热耦合为最大的)，此归因于与共享相同数字线(例如，数字线420-b)的存储器单元耦合的热传导衬里及第三距离445。第二热关系430-b可比第一热关系430-a大，此归因于与共享相同数字线(例如，数字线420-b)的存储器单元耦合的热传导衬里，且第四距离450大于第三距离445。第三热关系430-c可比第二热关系430-b大，此归因于缺乏将侵扰存储器单元410与第三受害存储器单元415-c耦合的热传导材料及第一距离435。第四热关系430-d可为最大热关系(例如，最小热耦合量)，此归因于缺乏将侵扰存储器单元410与第四受害存储器单元415-d耦合的热传导材料，且第二距离440大于第三距离445。
在一些状况下，第一距离435及第三距离445可相等，及/或第二距离440及第四距离450可相等。即使在此类情况下，存储器单元之间的热关系430可不同，因为存储器单元之间存在热传导及/或热绝缘材料。例如，即使在第一距离435及第三距离445相等时，第一热关系430-a及第三热关系430-c可不同，此归因于行到行拓扑与列到列拓扑之间的差异(例如，在行到行拓扑中存在传导衬里)。在一些状况下，距离435、440、445、450可全部不同。在一些状况下，两个或多于两个距离435、440、445、450可相等。
存储器阵列400说明热拓扑的一个实例。在其它实例中，存储器阵列400可通过变化距离435、440、445、450、行到行拓扑、列到列拓扑、热传导材料的置放、热绝缘材料的置放或其组合来展示任何数目的热拓扑。
在一个实施例中，装置或系统可包含多个数字线、多个字线、包括与多个数字线及多个字线耦合的多个存储器单元的神经存储器单元，所述神经存储器单元经配置以存储模拟值，所述神经存储器单元包括：经配置以在神经存储器单元的写入操作期间接收编程脉冲的初级存储器单元，及经配置以在写入操作期间与初级存储器单元热耦合的多个次级热单元，每一次级热单元根据热关系与初级热单元热耦合。
在上文所描述装置或系统的一些实例中，初级存储器单元与多个次级存储器单元的第一次级存储器单元之间的热关系可与初级存储器单元与多个次级存储器单元的其它次级存储器单元之间的热关系不同。
在上文所描述装置或系统的一些实例中，多个次级存储器单元可经配置以至少部分地基于在写入操作期间施加于初级存储器单元的编程脉冲来改变状态。在上文所描述装置或系统的一些实例中，热关系可至少部分地基于神经存储器单元的初级存储器单元与次级存储器单元之间的物理距离。在上文所描述装置或系统的一些实例中，位于初级存储器单元与至少一个次级存储器单元之间的绝缘材料，其中热关系可至少部分地基于绝缘材料。
在上文所描述装置或系统的一些实例中，神经存储器单元存储的模拟值包括突触权重，所述突触权重指示两个节点之间连接的强度。在上文所描述装置或系统的一些实例中，由神经存储器单元存储的模拟值可至少部分地基于初级存储器单元及神经存储器单元的次级存储器单元中的每一个的电阻或阈值电压。
在上文所描述装置或系统的一些实例中，当一或多个编程脉冲在写入操作期间可施加于初级存储器单元时，神经存储器单元的每一次级存储器单元会以不同的速率改变状态。在上文所描述装置或系统的一些实例中，每一次级存储器单元的状态改变速率可至少部分地基于每一次级存储器单元与初级存储器单元之间的热关系。
在上文所描述装置或系统的一些实例中，多个次级存储器单元包括：根据第一热关系与初级存储器单元热耦合的第一次级存储器单元。在上文所描述装置或系统的一些实例中，第二次级存储器单元根据大于第一热关系的第二热关系与初级存储器单元热耦合。在上文所描述装置或系统的一些实例中，第三次级存储器单元根据大于第二热关系的第三热关系与初级存储器单元热耦合。在上文所描述装置或系统的一些实例中，第四次级存储器单元根据大于第三热关系的第四热关系与初级存储器单元热耦合。
在上文所描述装置或系统的一些实例中，初级存储器单元可与多个数字线中的第一数字线及多个字线中的第一字线耦合。在上文所描述装置或系统的一些实例中，第一次级存储器单元及第二次级存储器单元可与第一数字线耦合。在上文所描述装置或系统的一些实例中，第三次级存储器单元及第四次级存储器单元可与第一字线耦合。
上文所描述装置或系统的一些实例还可包含与初级存储器单元共享数字线的多个次级存储器单元中的次级存储器单元可具有比与初级存储器单元共享字线的多个次级存储器单元中的次级存储器单元小的热关系。
在上文所描述装置或系统的一些实例中，神经存储器单元的第一次级存储器单元与初级存储器单元之间的热关系可至少部分地基于初级存储器单元与第一次级存储器单元之间的物理距离、与初级存储器单元及第一次级存储器单元耦合的导电材料的特性，或位于初级存储器单元与第一次级存储器单元之间的绝缘材料的特性，或其组合。
在上文所描述装置或系统的一些实例中，神经存储器单元可为尖峰时序相关可塑性(STDP)单元。在上文所描述装置或系统的一些实例中，多个存储器单元各自包括硫属化物材料。
图5根据本公开的各种实施例说明在支持使用存储器装置的权重存储的神经存储器的写入操作期间受害存储器单元的电压阈值的图500的实例。图500标绘在y轴上的受害存储器单元的阈值电压相对于在x轴上的写入操作期间施加于侵扰存储器单元的脉冲的数目。y轴上的电压阈值按线性缩放，且x轴上的脉冲数目以对数方式缩放。
图500中的每一曲线505可表示神经存储器单元的个别受害存储器单元(例如，神经存储器单元305或405)。例如，第一曲线505-a可与第一受害存储器单元315-a或415-a的阈值电压相对应；第二曲线505-b可与第二受害存储器单元315-b或415-b的阈值电压相对应；第三曲线505-c可与第三受害存储器单元315-c或415-c的阈值电压相对应；且第四曲线505-d可与参考图3及4所描述的第四受害存储器单元315-d或415-d的阈值电压相对应。
存储在神经存储器单元中的值基于神经存储器单元中受害存储器单元的阈值电压的聚合组合。为将值写入到神经存储器单元，可首先将存储器单元预调节到起始状态，且然后对侵扰存储器单元施加多个编程脉冲。施加于侵扰存储器单元的多个编程脉冲可致使受害存储器单元经历热干扰。每一受害存储器单元的热干扰的量级可基于侵扰存储器单元与受害存储器单元之间的热关系以及施加于侵扰存储器单元的脉冲的数目。
作为写入操作的一部分，控制器(例如，存储器控制器140)可将受害存储器单元预调节到受害存储器单元的第一状态510。在一些状况下，神经存储器单元的存储器单元可经配置以具有第一状态510及第二状态515，所述第一状态可对应于硫属化物存储器单元的复位状态或非晶状态(例如，相变存储器单元)，第二状态可对应于硫属化物存储器单元的设置状态或结晶状态(例如，相变存储器单元)。第一状态510可为具有高阈值电压的高电阻状态的实例，且第二状态515可为具有低阈值电压的低电阻状态的实例。为了预调节受害存储器单元，控制器可对受害存储器单元施加编程脉冲。
作为写入操作的一部分，控制器可对侵扰存储器单元施加多个脉冲。施加于侵扰存储器单元的每一脉冲可为神经存储器单元贡献热能。所贡献的热能的量可至少部分地基于施加于侵扰存储器单元的连续脉冲的数目。
在写入操作期间，受害存储器单元可经历来自通过将脉冲施加于侵扰存储器单元所提供的热能的热干扰。任何个别受害存储器单元经历的热能的量可基于受害存储器单元与侵扰存储器单元之间的特定热关系而不同。例如，第一受害存储器单元415-a可具有最接近的热关系430-a(例如，与侵扰存储器单元最强的热耦合)，且可在写入操作期间从侵扰存储器单元比其它受害存储器单元接收更多热能。
从受害存储器单元接收的来自将脉冲施加到侵扰存储器单元的热能可致使受害存储器单元从第一状态510转换到第二状态515。神经存储器单元的写入操作利用相变存储器组件的热性质来存储模拟值。将电子脉冲施加于相变存储器单元可致使单元改变物理形式。一些相变存储器单元的物理形式包含非晶状态及结晶状态。这些物理形式的电阻是不同的，因此允许存储器单元存储数字逻辑。在一些PCM系统中，为使相变存储器单元处于非晶状态，控制器可通过电脉冲加热相变存储器元件，并通过移除脉冲来快速地冷却相变存储器元件。快速冷却可致使存储器元件的结构较不有序，且因此电阻更大。在一些PCM系统中，为使相变存储器单元处于结晶状态，控制器可通过电脉冲加热相变存储器元件，且然后通过降低电脉冲来缓慢冷却相变存储器元件。缓慢的冷却可为存储器元件的结构提供时间，使其更加有序，且因此电阻较低。神经存储器单元的写入操作使用来自侵扰存储器单元的热能缓慢地将受害存储器单元从非晶状态转换到结晶状态。
在写入操作期间，热能可基于施加于侵扰存储器单元的连续编程脉冲非数目在神经存储器单元中积累。基于每一受害存储器单元与侵扰存储器单元的热关系，受害存储器单元可从侵扰存储器单元接收热能的至少一部分。热能可致使受害存储器单元的相变存储器元件加热，并将状态从非晶(例如，复位状态)改变成结晶状态(例如，设置状态)。以此方式，在写入操作期间，来自侵扰存储器单元的热能可降低每一受害存储器单元的阈值电压。
受害存储器单元的热关系可经配置使得每一受害存储器单元的阈值电压以不同速率降低。例如，图500展示神经存储器单元中每一受害存储器单元的阈值电压针对施加于侵扰存储器单元的任何给定数目的编程脉冲以不同速率改变。在一些实例中，施加于侵扰存储器单元的编程脉冲可为复位脉冲。
存储在神经存储器单元中的模拟值基于受害存储器单元的所得阈值电压的组合。例如，第一圆520说明在将第一数目个编程脉冲施加于侵扰存储器单元的情况下，受害存储器单元中的每一个的阈值电压。第二圆525说明在将第二数目个编程脉冲施加于侵扰存储器单元的情况下，受害存储器单元中的每一个的阈值电压。模拟值可基于每一受害存储器单元的阈值电压的组合。由于侵扰存储器单元反复受到相同编程脉冲的命中，且因此在读取操作(例如，复位状态)期间始终处于相同状态，因此在一些状况下，侵扰存储器单元可不用于在神经存储器单元中存储信息。
每一受害存储器单元的曲线505可基于存储器阵列的热拓扑进行移位或修改。侵扰存储器单元与受害存储器单元中的每一个之间的不同热关系也可致使所得曲线不同。
图6根据本公开的各种实施例说明存储器阵列600的实例，其展示支持使用存储器装置的权重存储的神经存储器单元605的读取操作的特征。
存储器阵列600可为参考图3到4描述的存储器阵列300及400的实例。存储器阵列600可包含神经存储器单元605。神经存储器单元605可包含侵扰存储器单元610及多个受害存储器单元615。神经存储器单元605的存储器单元可耦合到多个数字线620及多个字线625。每一受害存储器单元615可与侵扰存储器单元610具有热关系。这些特征中的每一者可为参考图3到5所描述的类似特征的实例，且此处不重复对这些特征的完整描述。虚线框可表示存在于存储器阵列600中但非神经存储器单元605的一部分的存储器单元。
神经存储器单元605的读取操作可经配置以通过检测来自多个受害存储器单元的权重(或阈值电压)并组合那些权重来检测存储在神经存储器单元605中的模拟值。模拟值可与所检测到的权重的和成比例。
控制器(例如，存储器控制器140)可选择神经存储器单元605进行读取操作。在一些状况下，控制器可选择神经存储器单元605的一或多个存储器单元进行读取操作。控制器还可识别或选择与神经存储器单元605相关联的一或多个数字线620及/或字线625。
控制器可为神经存储器单元605的存储器单元提供输入630。输入630可包括施加于多字线625(例如VI、V2、V3)的多个电压值。控制器可将字线625加偏压至输入630中所包含的一或多个电压值(例如，读取电压值)。在一些状况下，字线625均经加偏压至相同读取电压。在一些状况下，控制器可将一或多个字线加偏压至与其它字线不同的电压。
控制器也可将一或多个未选定字线625-N(例如，不与神经存储器单元605耦合的一或多个字线)加偏压至读取电压值。在一些状况下，施加于一或多个未选定字线625-N的读取电压值与施加于选定字线625-a、625-b、625-c的电压值相同。在一些状况下，施加于一或多个未选定字线625-N的读取电压值与施加于选定字线625-a、625-b、625-c中的至少一个的至少一个电压值不同。
控制器可检测到输出635，所述输出包含在与神经存储器单元605耦合的一或多个数字线620上产生的一或多个信号。基于将输入630施加于与神经存储器单元605耦合的字线625，可产生数字线620上的输出635。输出635的信号可包含电流信号(例如I1、I2、I3)。控制器可检测到与神经存储器单元605耦合的数字线620中一或多个相关联的泄漏电流。
在与神经存储器单元605耦合的每一数字线620上可检测到个别信号或个别权重。每一信号或权重可具有有助于信号的不同的存储器单元。例如，第三受害存储器单元615-c可有助于第一数字线620-a上的信号。第四受害存储器单元615-d可有助于第三数字线620-c上的信号。第一受害存储器单元615-a及第二受害存储器单元615-b可有助于第二数字线620-b上的信号。在一些状况下，侵扰存储器单元610也可有助于第二数字线620-b上的信号，但因为侵扰存储器单元610的状态始终相同，所以侵扰存储器单元610的贡献可能不会在第二数字线620-b的信号中产生可检测到的差异。
控制器可基于检测在与神经存储器单元耦合的数字线620上产生的信号来确定存储在神经存储器单元中的模拟值。控制器可组合每一数字线620上的信号或权重以产生总权重。模拟值可与总权重成比例及/或基于总权重。控制器可对数字线620的信号进行求和来产生总权重。在一些状况下，控制器可通过将权重矩阵施加于表示一或多个字线(例如VI、V2、V3)上的一或多个电压的电压输入向量来产生乘积。产生乘积可产生表示神经存储器单元中所存储模拟状态的输出635。实际上，在神经存储器单元的读取操作期间检测到的泄漏电流可为一或多个字线上的输入向量(例如，输入630)与存储在神经存储器单元的存储器单元中的模拟值的乘积。在一些状况下，读取操作期间数字线上的电流可为存储在相同数字线上的多个单元中的多个模拟权重的组合。
在一些状况下，控制器可在对字线625加偏压之前对神经存储器单元605的存储器单元进行预充电。在其它状况下，神经存储器单元605的存储器单元未经预充电。在一些状况下，控制器可在执行读取操作之后将存储器单元预调节到第一状态。
图7根据本公开的实施例展示支持使用存储器装置的权重存储的神经存储器管理器715的框图700。神经存储器管理器715可由控制器实施或执行，例如参考图1所描述的存储器控制器140。神经存储器管理器715可包含加偏压组件720、定时组件725、写入管理器730、预调节管理器735、脉冲管理器740、读取管理器745、加偏压管理器750、检测管理器755、热关系管理器760、电压阈值管理器765、值管理器770及预充电管理器775。这些组件中的每一个可彼此直接或间接地通信(例如，经由一或多个总线)。
写入管理器730可选择神经存储器单元的至少一个存储器单元进行写入操作，神经存储器单元包含初级存储器单元及与初级存储器单元热耦合的一组次级存储器单元，且基于将一或多个编程脉冲施加于初级存储器单元将模拟值存储在神经存储器单元中。
预调节管理器735可通过将编程脉冲施加于神经存储器单元的初级存储器单元及每一次级存储器单元，将所述组次级存储器单元预调节到存储器状态。在一些状况下，初级存储器单元及所述组次级存储器单元经预调节到复位存储器状态，且编程脉冲为复位脉冲。在一些状况下，初级存储器单元及所述组次级存储器单元经预调节到非晶存储器状态，且编程脉冲为复位脉冲。
脉冲管理器740可基于对初级存储器单元及所述组存储器单元的进行预调节来将一或多个编程脉冲施加于神经存储器单元的初级存储器单元，及/或基于确定值来确定一或多个编程脉冲中确定编程脉冲的数目，其中将一或多个编程脉冲施加于初级存储器单元基于确定编程脉冲的数目。在一些状况下，施加于初级存储器单元的一或多个编程脉冲为复位脉冲，且用于预调节初级存储器单元及所述组次级存储器单元的编程脉冲为复位脉冲。在一些状况下，一或多个编程脉冲包含一组复位编程脉冲。
读取管理器745可选择神经存储器单元的至少一个存储器单元进行读取操作，神经存储器单元包含初级存储器单元及与初级存储器单元热耦合的一组次级存储器单元，并基于检测在一或多个数字线上产生的一或多个信号确定由神经存储器单元存储的模拟值。
加偏压管理器750可基于选择至少一个存储器单元对与神经存储器单元耦合的一或多个字线加偏压，在读取操作期间用一电压对未选定字线加偏压，其中检测与每一数字线相关联的泄漏电流基于对未选定字线加偏压，在读取操作期间对一或多个字线中的第一字线加偏压，其中第一字线与至少一个次级存储器单元耦合，在读取操作期间对一或多个字线中的第二字线加偏压，其中第二字线与初级存储器单元及多于一个次级存储器单元耦合，及/或在读取操作期间对一或多个字线中的第三字线加偏压，其中第三字线与至少一个次级存储器单元耦合，其中对一或多个字线加偏压基于对第一字线、第二字线及第三字线加偏压。
检测管理器755可检测与一或多个数字线中的至少一个数字线相关联的泄漏电流，其中检测一或多个信号基于检测泄漏电流，且基于对一或多个字线加偏压检测与神经存储器单元耦合的一或多个在数字线上产生的一或多个信号。
热关系管理器760可基于将一或多个编程脉冲施加于初级存储器单元以及初级存储器单元与第一次级存储器单元之间的热关系来改变神经存储器单元的第一次级存储器单元的状态，其中存储在神经存储器单元中的模拟值基于第一次级存储器单元的经改变状态。在一些状况下，一或多个编程脉冲经配置以基于初级存储器单元与每一次级存储器单元之间的热关系来改变每一次级存储器单元的存储器状态。在一些状况下，每一次级存储器单元根据热关系与初级存储器单元热耦合。在一些状况下，初级存储器单元与神经存储器单元的第一次级存储器单元之间的热关系不同于初级存储器单元与神经存储器单元的其它次级存储器单元之间的热关系。在一些状况下，每一次级存储器单元根据热关系与初级存储器单元热耦合。在一些状况下，初级存储器单元与神经存储器单元的第一次级存储器单元之间的热关系不同于初级存储器单元与该组次级存储器单元中的至少一个其它次级存储器单元之间的热关系。
电压阈值管理器765可根据将一或多个编程脉冲施加于初级存储器单元，调整与经预调节存储器状态相关联的每一次级存储器单元的电压阈值。
值管理器770可确定待存储在神经存储器单元中的值，确定关于在一或多个数字线中的每一数字线上产生的每一信号的权重值，并组合关于在每一数字线上产生的每一信号的所确定权重值，其中确定模拟值基于组合所确定权重值。
预充电管理器775可在读取操作期间对一或多个数字线进行预充电，其中检测一或多个信号基于对一或多个数字线进行预充电，在读取操作期间对一或多个数字线中的第二数字线进行预充电，其中第二数字线与初级存储器单元及多于一个次级存储器单元耦合，及/或在读取操作期间对一或多个数字线中的第三数字线进行预充电，其中第三数字线与至少一个次级存储器元单元耦合，其中对一或多个数字线进行预充电基于对第一数字线、第二数字线及第三数字线进行预充电。在一些状况下，对一或多个数字线进行预充电进一步包含：在读取操作期间对一或多个数字线中的第一数字线进行预充电，其中第一数字线与至少一个次级存储器单元耦合。
图8根据本公开的实施例展示说明用于使用存储器装置的权重存储的方法800。方法800的操作可由控制器140或如本文中所描述的其组件实施。例如，方法800的操作可由神经存储器管理器执行，如参考图7所描述。在一些实例中，控制器140可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或替代地，控制器140可使用专用硬件来执行下文所描述的功能的各方面。
在805处，控制器140可选择神经存储器单元的至少一个存储器单元进行写入操作，神经存储器单元包括初级存储器单元及与初级存储器单元热耦合的多个次级存储器单元。805的操作可根据本文中所描述的方法执行。在某些实例中，805的操作的方面可由如参考图7所描述的写入管理器执行。
在810处，控制器140可通过将编程脉冲施加于神经存储器单元的初级存储器单元及每一次级存储器单元，将多个次级存储器单元预调节到存储器状态。810的操作可根据本文中所描述的方法执行。在某些实例中，810的操作的方面可由如参考图7所描述的预调节管理器执行。
在815处，控制器140可至少部分地基于对初级存储器单元及多个存储器单元进行预调节将一或多个编程脉冲施加于神经存储器单元的初级存储器单元。815的操作可根据本文中所描述的方法执行。在某些实例中，815的操作的方面可由如参考图7所描述的脉冲管理器执行。
在820处，控制器140可至少部分地基于将一或多个编程脉冲施加于初级存储器单元来将模拟值存储在神经存储器单元中。820的操作可根据本文中所描述的方法执行。在某些实例中，820的操作的方面可由如参考图7所描述的写入管理器执行。
本文中描述用于执行方法800的设备。所述设备可包含用于选择神经存储器单元的至少一个存储器单元进行写入操作的装置，所述神经存储器单元包括初级存储器单元及与所述初级存储器单元热耦合的多个次级存储器单元；用于通过将编程脉冲施加于所述神经存储器单元的所述初级存储器单元及每一次级存储器单元来将所述多个次级存储器单元预调节到存储器状态的装置；用于至少部分地基于预调节所述初级存储器单元及所述多个存储器单元将一或多个编程脉冲施加于所述神经存储器单元的所述初级存储器单元的装置，以及用于至少部分地基于将所述一或多个编程脉冲施加于所述初级存储器单元将模拟值存储在所述神经存储器单元中的装置。
本发明描述用于执行方法800的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器单元可操作以进行以下操作：选择神经存储器单元的至少一个存储器单元进行写入操作，所述神经存储器单元包括初级存储器单元及与所述初级存储器单元热耦合的多个次级存储器单元；通过将编程脉冲施加于所述神经存储器单元的所述初级存储器单元及每一次级存储器单元来将所述多个次级存储器单元预调节到存储器状态；至少部分地基于预调节所述初级存储器单元及所述多个存储器单元将一或多个编程脉冲施加于所述神经存储器单元的所述初级存储器单元；及至少部分地基于将所述一或多个编程脉冲施加于所述初级存储器单元将模拟值存储爱所述神经存储器单元中。
上文所描述方法及设备的一些实例可进一步包含用于至少部分地基于将一或多个编程脉冲施加于初级存储器单元以及初级存储器单元与第一次级存储器单元之间的热关系来改变神经存储器单元的第一次级存储器单元的状态的过程、特征、装置或指令，其中存储在神经存储器单元中的模拟值可至少部分地基于第一次级存储器单元的经改变状态。
在上文所描述方法及设备的一些实例中，一或多个编程脉冲可经配置以至少部分地基于初级存储器单元与每一次级存储器单元之间的热关系来改变每一次级存储器单元的存储器状态。
上文所描述方法及设备的一些实例可进一步包含用于至少部分地基于将一或多个编程脉冲施加于初级存储器单元来调整与经预调节存储器状态相关联的每一次级存储器单元的电压阈值的过程、特征、装置或指令。
上文所描述方法及设备的一些实例可进一步包含用于确定待存储在神经存储器单元中的值的过程、特征、装置或指令。上文所描述方法及设备的一些实例可进一步包含用于至少部分地基于确定值来确定一或多个编程脉冲中的编程脉冲的数目的过程、特征、装置或指令，其中将一或多个编程脉冲施加于初级存储器单元可至少部分地基于确定编程脉冲的数目。
在上文所描述方法及设备的一些实例中，施加于初级存储器单元的一或多个编程脉冲可为复位脉冲，且用于预调节初级存储器单元及所述多个次级存储器单元的编程脉冲可为复位脉冲。在上文所描述方法及设备的一些实例中，初级存储器单元及所述多个次级存储器单元可经预调节到复位存储器状态，且编程脉冲可为复位脉冲。在上文所描述方法及设备的一些实例中，初级存储器单元及所述多个次级存储器单元可经预调节到非晶存储器状态，且编程脉冲可为复位脉冲。在上文所描述方法及设备的一些实例中，一或多个编程脉冲包括多个复位编程脉冲。
在上文所描述方法及设备的一些实例中，每一次级存储器单元根据热关系与初级存储器单元热耦合。在上文所描述方法及设备的一些实例中，初级存储器单元与神经存储器单元的第一次级存储器单元之间的热关系可不同于初级存储器单元与神经存储器单元的其它次级存储器单元之间的热关系。
图9根据本公开的实施例展示说明用于使用存储器装置的权重存储的方法900。方法900的操作可由控制器140或如本文中所描述的其组件实施。例如，方法900的操作可由神经存储器管理器执行，如参考图7所描述。在一些实例中，控制器140可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或替代地，控制器140可使用专用硬件来执行下文所描述的功能的各方面。
在905处，控制器140可选择神经存储器单元的至少一个存储器单元进行写入操作，神经存储器单元包括初级存储器单元及与初级存储器单元热耦合的多个次级存储器单元。905的操作可根据本文中所描述的方法执行。在某些实例中，905的操作的方面可由如参考图7所描述的写入管理器执行。
在910处，控制器140可通过将编程脉冲施加于神经存储器单元的初级存储器单元及每一次级存储器单元，将多个次级存储器单元预调节到存储器状态。910的操作可根据本文中所描述的方法执行。在某些实例中，910的操作的方面可由如参考图7所描述的预调节管理器执行。
在915处，控制器140可至少部分地基于对初级存储器单元及多个存储器单元进行预调节将一或多个编程脉冲施加于神经存储器单元的初级存储器单元。915的操作可根据本文中所描述的方法执行。在某些实例中，915的操作的方面可由如参考图7所描述的脉冲管理器执行。
在920处，控制器140可至少部分地基于将一或多个编程脉冲施加于初级存储器单元以及初级存储器单元与第一次级存储器单元之间的热关系来改变神经存储器单元的第一次级存储器单元的状态。920的操作可根据本文中所描述的方法执行。在某些实例中，920的操作的方面可由如参考图7所描述的热关系管理器执行。
在925处，控制器140可至少部分地基于将一或多个编程脉冲施加于初级存储器单元且改变第一次级存储器单元的状态来将模拟值存储在神经存储器单元中。925的操作可根据本文中所描述的方法执行。在某些实例中，925的操作的方面可由如参考图7所描述的写入管理器执行。
图10根据本公开的实施例展示说明用于使用存储器装置的权重存储的方法1000。方法1000的操作可由控制器140或如本文中所描述的其组件实施。例如，方法1000的操作可由神经存储器管理器执行，如参考图7所描述。在一些实例中，控制器140可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或替代地，控制器140可使用专用硬件来执行下文所描述的功能的各方面。
在1005处，控制器140可选择神经存储器单元的至少一个存储器单元进行读取操作，神经存储器单元包括初级存储器单元及与初级存储器单元热耦合的多个次级存储器单元。1005的操作可根据本文中所描述的方法执行。在某些实例中，1005的操作的各方面可由如参考图7所描述的读取管理器执行。
在1010处，控制器140可至少部分地基于选择至少一个存储器单元来对与神经存储器单元耦合的一或多个字线进行加偏压。1010的操作可根据本文中所描述的方法执行。在某些实例中，1010的操作的方面可由如参考图7所描述的加偏压管理器来执行。
在1015处，控制器140可至少部分地基于对一或多个字线加偏压来检测与神经存储器单元耦合的一或多个数字线上产生的一或多个信号。1015的操作可根据本文中所描述的方法执行。在某些实例中，1015的操作的方面可由如参考图7所描述的检测管理器来执行。
在1020处，控制器140可至少部分地基于检测一或多个数字线上产生的一或多个信号来确定由神经存储器单元存储的模拟值。1020的操作可根据本文中所描述的方法执行。在某些实例中，1020的操作的各方面可由如参考图7所描述的读取管理器执行。
本文中描述用于执行方法1000的设备。所述设备可包含用于选择神经存储器单元的至少一个存储器单元进行读取操作的装置，所述神经存储器单元包括初级存储器单元及与所述初级存储器单元热耦合的多个次级存储器单元；用于至少部分地基于选择至少一个存储器单元来对与神经存储器单元耦合的一或多个字线加偏压的装置；用于至少部分地基于对一或多个字线加偏压来检测与神经存储器单元耦合的一或多个数字线上产生的一或多个信号的装置，以及用于至少部分地基于检测一或多个数字线上产生的一或多个信号来确定由神经存储器单元存储的模拟值的装置。
本发明描述用于执行方法1000的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器单元可操作以进行以下操作：选择神经存储器单元的至少一个存储器单元进行读取操作，所述神经存储器单元包括初级存储器单元及与所述初级存储器单元热耦合的多个次级存储器单元；至少部分地基于选择至少一个存储器单元来对与神经存储器单元耦合的一或多个字线进行加偏压，至少部分地基于对一或多个字线加偏压来检测与神经存储器单元耦合的一或多个数字线上产生的一或多个信号，及至少部分地基于在一或多个数字线上产生的一或多个信号来确定由神经存储器单元存储的模拟值。
上文所描述方法及设备的一些实例可进一步包含用于检测与一或多个数字线中的至少一个数字线相关联的泄漏电流的过程、特征、装置或指令，其中检测一或多个信号可至少部分地基于检测泄漏电流。
上文所描述方法及设备的一些实例可进一步包含在读取操作期间用电压对未选定字线进行加偏压的过程、特征、装置或指令，其中检测与每一数字线相关联的泄漏电流可至少部分地基于对未选定字线加偏压。
上文所描述方法及设备的一些实例可进一步包含用于确定关于一或多个数字线的每一数字线上产生的每一信号的权重值的过程、特征、装置或指令。上文所描述方法及设备的一些实例可进一步包含用于组合关于每一数字线上产生的每一信号的所确定权重值的过程、特征、装置或指令，其中确定模拟值可至少部分地基于组合所确定权重值。
上文所描述方法及设备的一些实例可进一步包含在读取操作期间对一或多个数字线进行预充电的过程、特征、装置或指令，其中检测一或多个信号可至少部分地基于对一或多个数字线进行预充电。
在上文所描述的方法及设备的一些实例中，对一或多个数字线进行预充电进一步包括：在读取操作期间对一或多个数字线中的第一数字线进行预充电，其中第一数字线可与至少一个次级存储器单元耦合。上文所描述方法及设备的一些实例可进一步包含用于在读取操作期间对一或多个数字线中的第二数字线进行预充电的过程、特征、装置或指令，其中第二数字线可与初级存储器单元及多于一个次级存储器单元耦合。上文所描述方法及设备的一些实例可进一步包含在读取操作期间对一或多个数字线的第三数字线进行预充电的过程、特征、装置或指令，其中第三数字线可与至少一个次级存储器单元耦合，其中对一或多个数字线进行预充电可至少部分地基于对第一数字线、第二数字线及第三数字线进行预充电。
上文所描述方法及设备的一些实例可进一步包含用于在读取操作期间对一或多个字线中的第一字线进行加偏压的过程、特征、装置或指令，其中第一字线可与至少一个次级存储器单元耦合。上文所描述方法及设备的一些实例可进一步包含用于在读取操作期间对一或多个字线中的第二字线进行加偏压的过程、特征、装置或指令，其中第二字线可与初级存储器单元及多于一个次级存储器单元耦合。上文所描述方法及设备的一些实例可进一步包含在读取操作期间对一或多个字线的第三字线进行加偏压的过程、特征、装置或指令，其中第三字线可与至少一个次级存储器单元耦合，其中对一或多个字线加偏压可至少部分地基于对第一字线、第二字线及第三字线进行加偏压。
在上文所描述方法及设备的一些实例中，每一次级存储器单元可根据热关系与初级存储器单元热耦合。在上文所描述方法及设备的一些实例中，初级存储器单元与神经存储器单元的第一次级存储器单元之间的热关系可不同于初级存储器单元与多个次级存储器单元中的至少一个其它次级存储器单元之间的热关系。
图11根据本公开的实施例展示说明用于使用存储器装置的权重存储的方法1100。方法1100的操作可由控制器140或如本文中所描述的其组件实施。例如，方法1100的操作可由神经存储器管理器执行，如参考图7所描述。在一些实例中，控制器140可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或替代地，控制器140可使用专用硬件来执行下文所描述的功能的各方面。
在1105处，控制器140可选择神经存储器单元的至少一个存储器单元进行读取操作，神经存储器单元包含初级存储器单元及与初级存储器单元热耦合的一组次级存储器单元。1105的操作可根据本文中所描述的方法执行。在某些实例中，1105的操作的各方面可由如参考图7所描述的读取管理器执行。
在1110处，控制器140可基于选择至少一个存储器单元来对与神经存储器单元耦合的一或多个字线进行加偏压。1110的操作可根据本文中所描述的方法执行。在某些实例中，1110的操作的方面可由如参考图7所描述的加偏压管理器来执行。
在1115处，控制器140可在读取操作器件用电压对一或多个未选定字线进行加偏压。1115的操作可根据本文中所描述的方法执行。在某些实例中，1115的操作的方面可由如参考图7所描述的加偏压管理器来执行。
在1120处，控制器140可基于对一或多个字线及一或多个未选定字线检测到与一或多个数字线的至少一数字线相关联的泄漏电流。1120的操作可根据本文中所描述的方法执行。在某些实例中，1120的操作的方面可由如参考图7所描述的检测管理器来执行。
在1125处，控制器140可基于检测到泄漏电流来检测与神经存储器单元耦合的一或多个数字线上产生的一或多个信号。1125的操作可根据本文中所描述的方法执行。在某些实例中，1125的操作的方面可由如参考图7所描述的检测管理器来执行。
在1130处，控制器140可至少部分地基于检测一或多个数字线上产生的一或多个信号来确定由神经存储器单元存储的模拟值。1130的操作可根据本文中所描述的方法执行。在某些实例中，1130的操作的各方面可由如参考图7所描述的读取管理器执行。
应注意，上文所描述方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤，且其它实施方案为可能的。此外，可组合来自方法中的两个或多于两个的方面。
可使用多种不同技术及技艺中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述所参考的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号说明为单一信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。
术语“电子通信”及“耦合”指代支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接，或可包含中间组件。彼此进行电子通信或耦合的组件可主动地交换电子或信号(例如，在激励电路中)或可不主动地交换电子或信号(例如，在去激励电路中)，但可经配置及可操作以在激励电路时交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件处于电子通信中，或可耦合而不管开关的状态(即，断开还是闭合)。
如本文中所使用，术语“基本上”意指修饰的特性(例如，由术语大体上修饰的动词或形容词)不必为绝对的，而是足够接近以实现所述特性的优点。
如本文中所使用，术语“电极”可指电导体，且在一些状况下，可用作存储器单元或存储器阵列的其它组件的电触点。电极可包含在存储器阵列的元件或组件之间提供导电路径的迹线、导线、导电线、导电层等。
硫属化物材料可为包含元素S、Se及Te中的至少一种的材料或合金。本文中论述的相变材料可为硫属化物材料。硫属化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫属化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-S-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的连字符化学组成表示法指示特定化合物或合金中包含的元素，且旨在表示涉及指示元素的所有化学计量。例如，Ge-Te可包含Ge
术语“隔离”指代其中电子目前不能在其之间流动的组件之间的关系；如果组件之间存在开路，那么组件彼此隔离。例如，当开关断开时，由开关物理连接的两个组件可彼此隔离。
如本文中所使用，术语“短路”指代组件之间的关系，其中经由激活所讨论的两个组件之间的单个中间组件在所述组件之间建立导电路径。例如，当两个组件之间的开关闭合时，短路到第二组件的第一组件可与第二组件交换电子。因此，短路可为动态操作，其实现电子通信中的组件(或线路)之间的电荷流动。
本文中所论述的装置，包含存储器装置，可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电率。掺杂可在衬底的初始形成或生长期间，通过离子注入或通过任何其它掺杂手段执行。
本文中所论述的(多个)晶体管可表示场效应晶体管(FET)且包括三端子装置，包含源极、漏极及栅极。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，退化)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分开。如果沟道为n型(即，多数载流子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，多数载流子为空穴)，那么FET可被称为p型FET。沟道可被绝缘栅氧化物覆盖。可通过向栅极施加电压来控制沟道导电率。例如，分别将正电压或负电压施加于n型FET或p型FET可致使沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，晶体管可“接通”或“激活”。当将比晶体管的阈值电压小的电压施加到晶体管栅极时，晶体管可“关断”或“撤销激活”。
本文中所阐明的描述结合随附图式描述实例配置，且并不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例子或说明”，而非意谓“优选”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些状况下，以框图形式展示熟知的结构及装置以便避免混淆所描述实例的概念。
在附图中，相似组件或特征可具有相同参考标签。另外，可通过在参考标签之后加上短划线及区分相似组件的第二标签来区分相同类型的各种组件。如果在本说明书中仅仅使用第一参考标签，那么描述适用于具有相同第一参考标签的相似组件中的任一个，而不管第二参考标签。
可使用多种不同技术及技艺中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述所参考的数据、指令、命令、信息、信号、位、符号及码片。
因此，结合本文中的公开内容所描述的各种说明性块及模块可运用经设计以执行本文中所描述的功能的以下各项来实施或执行：通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件予以实施，那么所述功能可作为一或多个指令或代码而存储于计算机可读媒体上或经由非暂时性计算机可读媒体进行发射。其它实例及实施方案在本公开及随附权利要求书的范围内。例如，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施上文所描述的功能。实施功能的特征也可实际上位于各种位置处，包含经分布使得在不同实体部位处实施功能的部分。此外，如本文中(包含在权利要求书中)所使用，如在物项列表(例如，后面接以例如“中的至少一个”或“中的一或多个”的短语的物项列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意谓A或B或C或AB或AC或BC或ABC(即，A及B及C)。如本文中所使用，短语“基于”不应被认作对条件的闭集的参考。例如，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不脱离本公开的范围。换句话说，如本文中所使用，短语“基于”应在方式上应被认作与短语“至少部分地基于”相同。
提供本文中的描述以使所属领域的技术人员能够制作或使用本公开。在不脱离本公开的范围的情况下，对这些实施方案的各种修改对于所属领域的技术人员来说将易于显而易见，且本文中所定义的一般原理可施加于其它变化形式。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。
机译： 用于以随机方式使用存储器来存储神经网络的突触权重的方法和装置
机译： 用于以概率方式使用存储器来存储神经网络的突触权重的方法和装置
机译： 用于以随机方式使用存储器来存储神经网络的突触权重的方法和装置
