故障信息控制电路、半导体装置以及故障信息控制方法

摘要

提供一种故障信息控制电路、半导体装置以及故障信息控制方法。故障信息控制电路可以包括：比较电路，被配置为通过比较读取数据与写入数据来产生比较结果信号；故障位辨别电路，被配置为响应于比较结果信号来产生第一故障辨别信号以用于辨别当写入数据具有第一值时检测到的故障，并且产生第二故障辨别信号以用于辨别当写入数据具有第二值时检测到的故障；以及故障位计数器，被配置为通过对第一故障辨别信号进行计数来产生第一计数信号，并通过对第二故障辨别信号进行计数来产生第二计数信号。

说明书

相关申请的交叉引用

本申请要求2019年7月3日向韩国知识产权局提交的申请号为10-2019-0080055的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

各种实施例总体上涉及一种半导体电路，并且特别地，涉及一种故障信息控制电路、包括该故障信息控制电路的半导体装置、以及该半导体装置的故障信息控制方法。

背景技术

对于包括存储器的半导体器件，可以对与存储器相关联的故障位进行计数。基于所计数的故障位的数量，可以执行错误校正码(ECC)校正操作，或者可以执行用冗余存储单元替换与故障位相关联的故障单元的修复操作。但是，这并不总是有效地利用存储空间。

发明内容

本文描述了能够有效利用存储区域的故障信息控制电路、包括该故障信息控制电路的半导体装置、以及该半导体装置的故障信息控制方法。

在一个实施例中，一种故障信息控制电路可以包括：比较电路，其被配置为通过比较读取数据与写入数据来产生比较结果信号；故障位辨别电路，其被配置为响应于所述比较结果信号，产生第一故障辨别信号以用于辨别当写入数据具有第一值时检测到的故障，并产生第二故障辨别信号以用于辨别在写入数据具有第二值时检测到的故障；以及故障位计数器，其被配置为通过对所述第一故障辨别信号进行计数来产生第一计数信号，并且通过对所述第二故障辨别信号进行计数来产生第二计数信号。

在一个实施例中，一种故障信息控制电路可以包括：比较电路，其被配置为通过比较读取数据与写入数据来产生比较结果信号；故障位辨别电路，其被配置为响应于所述比较结果信号，产生第一故障辨别信号以用于辨别当写入数据具有第一值时检测到的故障，并产生第二故障辨别信号以用于辨别在写入数据具有第二值时检测到的故障；以及故障信息输出电路，其通过对所述第一故障辨别信号和所述第二故障辨别信号进行计数来产生第一计数信号和第二计数信号，并且通过将所述第一计数信号和第二计数信号的位之中的除第一电平的最高有效位之外的其余的位复位来产生第一计数校正信号和第二计数校正信号。

在一个实施例中，一种半导体装置可以包括：存储区域；输入/输出焊盘；以及故障信息控制电路，其被配置为将根据对提供给所述存储区域的写入数据与从所述存储区域输出的读取数据进行比较的结果所检测到的故障分类为写入数据具有第一值的情况和写入数据具有第二值的情况，并对被分类的故障进行计数以产生第一计数信号和第二计数信号，其中所述第一计数信号和第二计数信号通过所述输入/输出焊盘被输出到外部。

在一个实施例中，一种半导体装置的故障信息控制方法可以包括：比较步骤，即比较读取数据与写入数据；计数步骤，即当在所述比较步骤中写入数据与读取数据不一致时，将故障位的类型分类为第一故障和第二故障，并产生第一计数信号和第二计数信号；以及输出步骤，即将所述第一计数信号和第二计数信号输出到半导体装置的外部。

附图说明

图1是示出根据实施例的半导体系统的配置的图。

图2是示出根据实施例的故障信息控制电路的配置的图。

图3是示出图2的故障位辨别电路的配置的图。

图4至图7是示出测试操作的示例的图。

图8和图9是示出图2的故障位计数器和计数信号校正电路的配置的图。

图10和图11是用于说明根据实施例的故障标志输出方法的图。

图12是示出根据图10和图11的故障标志输出方法的示例的图。

图13是示出根据实施例的故障信息控制方法的流程图。

具体实施方式

在下文中，参考附图详细描述故障信息控制电路、包括该故障信息控制电路的半导体装置、以及该半导体装置的故障信息控制方法。

图1是示出根据实施例的半导体系统100的配置的图。

参考图1，半导体系统100可以包括主机200和半导体装置300。

半导体装置300可以包括存储区域、故障信息控制电路303、修复电路304、ECC电路306和输入/输出焊盘305。

存储区域可以包括正常存储单元阵列301和冗余存储单元阵列302。

冗余存储单元阵列302可以包括冗余存储单元，所述冗余存储单元用于修复正常存储单元阵列301的存储单元之中的不可用的存储单元(以下称为故障单元)。

故障信息控制电路303可以根据针对每个地址来比较写入数据与读取数据的结果，将检测到的故障分类为写入数据具有第一值(例如，“0”)的情况和写入数据具有第二值(例如，“1”)的情况，并对被分类的故障进行计数以产生计数信号。

半导体装置300可以对正常存储单元阵列301和冗余存储单元阵列302中的至少一个执行上述计数信号生成操作。

在下文中，当写入数据为“0”时检测到的故障被称为第一故障，并且根据所述第一故障的信号被称为第一故障辨别信号，以及当写入数据为“1”时检测到的故障被称为第二故障，并且根据所述第二故障的信号被称为第二故障辨别信号。

故障信息控制电路303可以通过校正所述计数信号的值来产生计数校正信号。

提供给故障信息控制电路303的写入数据可以是具有用于测试的预定模式的数据(例如，0或1)。

提供给故障信息控制电路303的读取数据可以是针对每个地址从正常存储单元阵列301读取的数据。

故障信息控制电路303可以将计数信号的值“1”输出为通过将位之中的除最高有效位之外的其余的位复位而被校正的计数信号，这将在下面参考图6进行描述。

修复电路304可以包括一次性可编程(OTP)存储器311和编程电路312。

OTP存储器311可以包括电熔丝(e-fuse)阵列，使得修复操作既可以在半导体装置300的封装之后也可以在其封装之前。

OTP存储器311可以在e-fuse阵列中储存用于访问正常存储单元阵列中的不可用的正常存储单元、即故障单元的地址。

编程电路312可以将故障地址编程到OTP存储器311中。

编程电路312可以通过选择性地使OTP存储器311的熔丝断裂来对故障地址进行编程。

熔丝断裂操作是这样的操作，其中向e-fuse阵列施加高电压以破坏构成该e-fuse阵列的晶体管的栅极绝缘层，并且通过根据故障地址的值对多个e-fuse执行选择性断裂操作，故障地址编程是可行的。

在正常操作期间，当从外部提供的地址是故障地址时，修复电路304可以控制将故障地址编程到OTP存储器311中的操作以及访问与冗余存储单元相对应的地址而不是故障地址的操作。

ECC电路306可以使用错误校正码对半导体装置300的输入/输出数据执行校正操作。

输入/输出焊盘305可以包括数据输入/输出焊盘DQ。

主机200可以是例如测试设备，其向半导体装置300提供命令、地址和/或写入数据，并根据从半导体装置300输出的读取数据来确定与地址相对应的正常存储单元和/或冗余存储单元的合格或故障。

故障标志可以根据故障标志产生的定时来定义故障位的数量，如下所述。

计数信号、校正的计数信号和故障标志可以用作与读取数据的故障位的数量有关的信息。

图2是示出根据实施例的故障信息控制电路的配置的图。

参考图2，故障信息控制电路303可以包括比较电路401、故障位辨别电路403和故障信息输出电路405。

比较电路401可以通过比较读取数据RDATA与写入数据WDATA来产生比较结果信号CMP。

写入数据WDATA可以被输入为随机模式或预定模式(例如，全为“0”或全为“1”)，即，在主机200与半导体装置300之间预先约定的模式。

比较电路401可以包括异或逻辑(XOR)。

异或逻辑(XOR)以1个位为单位来比较读取数据RDATA与写入数据WDATA。当读取数据RDATA与写入数据WDATA彼此一致时，异或逻辑(XOR)可以输出处于低电平的比较结果信号CMP，而当读取数据RDATA与写入数据WDATA彼此不一致时，异或逻辑(XOR)可以输出处于高电平的比较结果信号CMP。

当比较结果信号CMP处于高电平时，它可以指示由于相对应的存储单元的错误而出现了故障位。

故障位辨别电路403可以响应于比较结果信号CMP而根据写入数据WDATA产生第一故障辨别信号FL0和第二故障辨别信号FL1。

第一故障辨别信号FL0可以指示当写入数据为“0”时出现检测到的故障。

第二故障辨别信号FL1可以指示当写入数据为“1”时出现检测到的故障。

故障信息输出电路405可以被配置为通过对第一故障辨别信号FL0和第二故障辨别信号FL1进行计数来产生第一计数信号Aa<0:K>和第二计数信号Ab<0:K>，并通过将第一计数信号Aa<0:K>和第二计数信号Ab<0:K>的位之中的除第一电平的最高有效位之外的其余的位复位，来产生第一计数校正信号Qa<0:K>和第二计数校正信号Qb<0:K>。

故障信息输出电路405可以包括故障位计数器600和计数信号校正电路700。

故障位计数器600可以通过对第一故障辨别信号FL0进行计数来产生第一计数信号Aa<0:K>，并且可以通过对第二故障辨别信号FL1进行计数来产生第二计数信号Ab<0:K>。

计数信号校正电路700可以将通过把第一计数信号Aa<0:K>的高电平位之中的除最高有效位之外的其余的位的电平复位到低电平而获得的信号输出为第一计数校正信号Qa<0:K>。

计数信号校正电路700可以将通过把第二计数信号Ab<0:K>的高电平位之中的除最高有效位之外的其余的位的电平复位到低电平而获得的信号输出为第二计数校正信号Qb<0:K>。

图3是示出图2的故障位辨别电路403的配置的图。

参考图3，故障位辨别电路403可以包括第一逻辑门501、第二逻辑门502和第三逻辑门503。

第一逻辑门501可以将写入数据WDATA反相并输出。

第二逻辑门502可以通过对比较结果信号CMP和写入数据WDATA执行逻辑与运算来输出第二故障辨别信号FL1。

第三逻辑门503可以通过对比较结果信号CMP和第一逻辑门501的输出信号执行逻辑与运算来输出第一故障辨别信号FL0。

第一计数信号Aa<0:K>和第二计数信号Ab<0:K>可以通过图4至图7所示的测试操作来产生。

图4和图5是示出针对每个地址的测试操作的示例的图，图6和图7是示出针对基本相同的地址的测试操作的示例的图。

参考图4，可以通过第一种方法，例如，逐位方法来执行测试操作。

逐位方法可以是通过在改变地址#0至#9的同时以位为单位而重复写入和读取来对故障位进行计数的方法。

在逐位方法中，在每次写入操作期间测试数据可以为“0”或“1”。

因为数据“0”被写入到地址#0而在读取操作期间读取出“1”，所以可以产生与“0”有关的故障位，即，第一故障辨别信号FL0。随着对第一故障辨别信号FL0进行计数，第一计数信号Aa<0:K>的值可以增大到“1”，并且第二计数信号Ab<0:K>可以基本上保持初始值“0”。

因为数据“1”被写入到地址#1且在读取操作期间读取出“1”，所以将其确定为合格并且第一计数信号Aa<0:K>可以基本上保持值“1”，并且第二计数信号Ab<0:K>可以基本上保持初始值“0”。

因为数据“1”被写入到地址#2而在读取操作期间读取出“0”，所以可以产生与“1”有关的故障位，即，第二故障辨别信号FL1。随着对第二故障辨别信号FL1进行计数，第一计数信号Aa<0:K>的值可以基本上保持为“1”，并且第二计数信号Ab<0:K>的值可以增大到“1”。

因为数据“0”被写入到地址#4而在读取操作期间读取出“1”，所以可以产生与“0”有关的故障位，即第一故障辨别信号FL0。随着对第一故障辨别信号FL0进行计数，第一计数信号Aa<0:K>的值可以增大到“2”，并且第二计数信号Ab<0:K>的值可以基本上保持为“1”。

以上述方式执行对地址#5至地址#8的写入和读取以及故障位计数，使得第一计数信号Aa<0:K>的值可以变为“3”，并且第二计数信号Ab<0:K>的值可以变为“2”。

因为数据“0”被写入地址#9而在读取操作期间读取出“1”，所以可以产生与“0”有关的故障位，即，第一故障辨别信号FL0。随着对第一故障辨别信号FL0进行计数，第一计数信号Aa<0:K>的值可以增大到“4”，并且第二计数信号Ab<0:K>的值可以基本上保持为“2”。

参考图5，可以通过第二种方法，例如，全式(all by all)方法来执行测试操作。

全式方法可以是这样的方法，其将地址划分为多个组，向每一组写入基本相同的数据，然后执行顺序的读取和故障位计数。被写入到不同组的数据可以不同。

在地址#0至地址#14之中，可以将数据“0”写入到地址#0至地址#4，然后可以执行顺序的读取和故障位计数，可以将数据“1”写入到地址#5至地址#9，然后可以执行顺序的读取和故障位计数，并且可以将数据“0”写入到地址#10至地址#14，然后可以执行顺序的读取和故障位计数。

产生了四个第一故障辨别信号FL0，并且第一计数信号Aa<0:K>的值可以变为“4”，以及产生了两个第二故障辨别信号FL1，并且第二计数信号Ab<0:K>可以基本上保持为“2”。

参考图6和图7，可以通过第三种方法来执行测试操作，例如，将基本上相同的数据写入到基本上相同的地址、然后执行读取和故障位计数的方法。

例如，数据“0”可以被写入到地址#0，然后可以执行读取和故障位计数。

在图6的情况下，作为执行故障位计数的结果，产生了两个第一故障辨别信号FL0，并且第一计数信号Aa<0:K>的值可以变为“2”。

在图7的情况下，作为执行故障位计数的结果，产生了13个第一故障辨别信号FL0，并且第一计数信号Aa<0:K>的值可以变为“13”。

图6和图7仅示出写入数据“0”的示例，但是可以写入数据“1”。

当第一计数信号Aa<0:K>的值和第二计数信号Ab<0:K>的值等于或小于预定参考值(所述预定参考值可以被不同地确定以与半导体电路的特性相匹配)时，可以将其确定为软错误，而当该值超过所述预定参考值时，可以将其确定为硬错误。

图6的情况可以被确定为软错误，并且当所述情况被确定为软错误时，可以执行ECC校正操作。

另一方面，图7的情况可以被确定为硬错误，因为与图6相比可能产生相对更大数量的故障位，并且当所述情况被确定为硬错误时，可以执行修复操作以用冗余单元修复故障单元。

图8和图9是示出图2的故障位计数器和计数信号校正电路的配置的图。

图8示出了第一计数电路610和第一校正电路710分别被配置为产生6个位的第一计数信号(Aa<0:5>，K＝5)和6个位的第一计数校正信号(Qa<0:5>，K＝5)的示例。

第一计数电路610可以包括多个单元计数器611至616。

所述多个单元计数器611至616可以被配置为通过对比较结果信号CMP或前序计数器的输出Aa0、Aa1、Aa2、Aa3和Aa4进行计数，来产生第一计数信号Aa<0:5>。

第一校正电路710可以包括多个反相器711-1和712-1至712-6、多个与非门711-2至711-6、以及多个与门713-1至713-4。

第一反相器711-1可以输出通过将第一计数信号Aa<0:5>中的Aa5反相所获得的信号Ba5。

第二反相器712-1可以将信号Ba5反相并且输出反相的信号作为第一计数校正信号Qa<0:5>中的Qa5。

第一与非门711-2可以输出通过对第一计数信号Aa<0:5>中的Aa4与信号Ba5执行逻辑与非运算所获得的信号Ba4。

第三反相器712-2可以将信号Ba4反相并且输出反相的信号作为第一计数校正信号Qa<0:5>中的Qa4。

第一与门713-1可以输出通过对信号Ba4与信号Ba5执行逻辑与运算所获得的信号Ca1。

第二与非门711-3可以输出通过对第一计数信号Aa<0:5>中的Aa3与信号Ca1执行逻辑与非运算所获得的信号Ba3。

第四反相器712-3可以将信号Ba3反相并且输出反相的信号作为第一计数校正信号Qa<0:5>中的Qa3。

第二与门713-2可以输出通过对信号Ba3与信号Ca1执行逻辑与运算所获得的信号Ca2。

第三与非门711-4可以输出通过对第一计数信号Aa<0:5>中的Aa2与信号Ca2执行逻辑与非运算所获得的信号Ba2。

第五反相器712-4可以将信号Ba2反相并且输出反相的信号作为第一计数校正信号Qa<0:5>中的Qa2。

第三与门713-3可以输出通过对信号Ba2与信号Ca2执行逻辑与运算所获得的信号Ca3。

第四与非门711-5可以输出通过对第一计数信号Aa<0:5>中的Aa1与信号Ca3执行逻辑与非运算所获得的信号Ba1。

第六反相器712-5可以将信号Ba1反相并且输出反相的信号作为第一计数校正信号Qa<0:5>中的Qa1。

第四与门713-4可以输出通过对信号Ba1与信号Ca3执行逻辑与运算所获得的信号Ca4。

第五与非门711-6可以输出通过对第一计数信号Aa<0:5>中的Aa0与信号Ca4执行逻辑与非运算所获得的信号Ba0。

第七反相器712-6可以将信号Ba0反相并且输出反相的信号作为第一计数校正信号Qa<0:5>中的Qa0。

如在图8的示例中所示，当第一计数信号Aa<0:5>具有值“111000”时，第一校正电路710的逻辑可以将通过把Aa<0:5>的值为“1”的位Aa<0:2>中的除最高有效位Aa2之外的其余的位Aa0和Aa1复位到“0”所获得的值“001000”输出为第一计数校正信号Qa<0:5>。

图9示出了第二计数电路620和第二校正电路720分别被配置为产生6个位的第二计数信号(Ab<0:5>，K＝5)和6个位的第二计数校正信号(Qb<0:5>，K＝5)的示例。

第二计数电路620可以包括多个单元计数器621至626。

所述多个单元计数器621至626可以被配置为通过对比较结果信号CMP或前序计数器的输出Ab0、Ab1、Ab2、Ab3和Ab4进行计数来产生第二计数信号Ab<0:5>。

第二校正电路720可以包括多个反相器721-1和722-1至722-6、多个与非门721-2至721-6、以及多个与门723-1至723-4。

第一反相器721-1可以输出通过将第二计数信号Ab<0:5>中的Ab5反相所获得的信号Bb5。

第二反相器722-1可以将信号Bb5反相，并且输出反相的信号作为第二计数校正信号Qb<0:5>中的Qb5。

第一与非门721-2可以输出通过对第二计数信号Ab<0:5>中的Ab4与信号Bb5执行逻辑与非运算所获得的信号Bb4。

第三反相器722-2可以将信号Bb4反相，并且输出反相的信号作为第二计数校正信号Qb<0:5>中的Qb4。

第一与门723-1可以输出通过对信号Bb4与信号Bb5执行逻辑与运算所获得的信号Cb1。

第二与非门721-3可以输出通过对第二计数信号Ab<0:5>中的Ab3与信号Cb1执行逻辑与非运算所获得的信号Bb3。

第四反相器722-3可以将信号Bb3反相，并且输出反相的信号作为第二计数校正信号Qb<0:5>中的Qb3。

第二与门723-2可以输出通过对信号Bb3与信号Cb1执行逻辑与运算所获得的信号Cb2。

第三与非门721-4可以输出通过对第二计数信号Ab<0:5>中的Ab2与信号Cb2执行逻辑与非运算所获得的信号Bb2。

第五反相器722-4可以将信号Bb2反相并输出反相的信号作为第二计数校正信号Qb<0:5>中的Qb2。

第三与门723-3可以输出通过对信号Bb2与信号Cb2执行逻辑与运算所获得的信号Cb3。

第四与非门721-5可以输出通过对第二计数信号Ab<0:5>中的Ab1与信号Cb3执行逻辑与非运算所获得的信号Bb1。

第六反相器722-5可以将信号Bb1反相并输出反相的信号作为第二计数校正信号Qb<0:5>中的Qb1。

第四与门723-4可以输出通过对信号Bb1与信号Cb3执行逻辑与运算所获得的信号Cb4。

第五与非门721-6可以输出通过对第二计数信号Ab<0:5>中的Ab0与信号Cb4执行逻辑与非运算所获得的信号Bb0。

第七反相器722-6可以将信号Bb0反相并输出反相的信号作为第二计数校正信号Qb<0:5>中的Qb0。

如在图9的示例中所示，当第二计数信号Ab<0:5>具有值“110000”时，第二校正电路720的逻辑可以将通过把Ab<0:5>的值为“1”的位Ab<0:1>中的除最高有效位Ab1之外的其余的位Ab0复位到“0”所获得的值“010000”输出为第二计数校正信号Qb<0:5>。

图10和图11是用于说明根据实施例的故障标志输出方法的图。

根据实施例的半导体装置300可以向主机200提供利用第一计数校正信号Qa<0:K>的第一故障标志和利用第二计数校正信号Qb<0:K＞的第二故障标志，其已经参考图8和图9进行了描述。

半导体装置300可以通过数据输入/输出焊盘DQ向主机200提供第一故障标志和第二故障标志。

半导体装置300可以将第一故障标志置于通过输入/输出焊盘DQ中的任意一个(例如DQ0)所输出的突发长度(BL)的数据(例如，BL0、BL1、BL2、～BLn，n＝5)之一中。

第一计数校正信号Qa<0:K>可以用作第一故障标志。

半导体装置300可以将第二故障标志置于通过数据输入/输出焊盘DQ中的另一个(例如DQ1)所输出的突发长度(BL)的数据(例如，BL0、BL1、BL2、～BLn，n＝5)之一中。

第二计数校正信号Qb<0:K>可以用作第二故障标志。

图10和图11示出了第一计数信号(Aa<0:K>，K＝5)中的位Aa0至Aa5被一一分配给DQ0的BL0至BL5、并且第二计数信号(Ab<0:K>，K＝5)中的位Ab0至Ab5被一一分配给DQ1的BL0至BL5的示例。

在这种情况下，因为根据故障位的数量，第一计数信号Aa<0:K>和第二计数信号Ab<0:K>每一者的两个位或多个位可以具有值“1”，所以当如此将第一计数信号Aa<0:K>和第二计数信号Ab<0:K>置于DQ0/BL<0:5>和DQ1/BL<0:5>中作为故障标志时，主机200识别并处理故障标志的过程会很复杂。

在一个实施例中，通过使用第一校正电路710将第一计数信号Aa<0:K>的值为“1”的位之中的除最高有效位之外的其余的位复位到“0”所产生的第一计数校正信号Qa<0:K>可以被包括在DQ0/BL<0:5>中作为第一故障标志并被提供给主机200。

在一个实施例中，通过使用第二校正电路720将第二计数信号Aa<0:K>的值为“1”的位之中的除最高有效位之外的其余的位复位到“0”所产生的第二计数校正信号Qb<0:K>可以被包括在DQ1/BL<0:5>中作为第二故障标志并被提供给主机200。

参考图10，因为第一计数校正信号Qa<0:K>中的Qa0可以表示二进制数2

因为Qa1可以表示2

因为Qa2可以表示2

类似地，可以通过将高电平的Qa3置于BL3中来定义已产生了8至15个第一故障辨别信号FL0，可以通过将高电平的Qa4置于BL4中来定义已产生了16至31个第一故障辨别信号FL0，并且可以通过将高电平的Qa5置于BL5中来定义已产生了32至63个第一故障辨别信号FL0。

参考图11，因为第二计数校正信号Qb<0:K>的Qb0可以表示二进制数2

因为Qb1可以表示2

因为Qb2可以表示2

类似地，可以通过将高电平的Qb3置于BL3中来定义已产生了8至15个第二故障辨别信号FL1，可以通过将高电平的Qb4置于BL4中来定义已产生了16至31个第二故障辨别信号FL1，可以通过将高电平的Qb5置于BL5中来定义已产生了32至63个第二故障辨别信号FL1。

同时，当将处于低电平的第一计数校正信号Qa<0:5>分配给BL<0:5>时，可以定义还未产生第一故障辨别信号FL0，并且当将处于低电平的第二计数校正信号Qb<0:5>分配给BL<0:5>时，可以定义还未产生第二故障辨别信号FL1。

因为前述示例仅仅是第一计数校正信号Qa<0:5>被分配给DQ0/BL<0:5>作为第一故障标志并且第二计数校正信号Qb<0:5>被分配给DQ1/BL<0:5>作为第二故障标志的示例，所以也可以使用其他序列的DQ，并且在故障位已被计数的信号的位数增大的电路配置的情况下，可以定义更大数量的故障位的产生。

图12是示出根据图10和图11的故障标志输出方法的示例的图。

如参考图8所述，当产生了7个第一故障辨别信号FL0时，仅第一计数校正信号Qa<0:K>中的Qa2处于高电平。

因为仅第一计数校正信号Qa<0:K>中的Qa2处于高电平，所以根据高电平Qa2的第一故障标志可以在与BL<0:5＞中的BL2相对应的定时处产生，这可以定义为已产生了4至7个故障位，参考图12。

如参考图9所述，当假定产生了3个第二故障辨别信号FL1时，仅第二计数校正信号Qb<0:K>中的Qb1处于高电平。

因为仅第二计数校正信号Qb<0:K>中的Qb1处于高电平，所以根据高电平Qb1的第二故障标志可以在与BL<0:5＞中的BL1相对应的定时处产生，这可以定义为已产生了2至3个故障位，参考图12。

图13是示出根据实施例的故障信息控制方法的流程图。

在下文中，参考图13描述根据实施例的故障位计数和故障信息处理方法。

参考图13，可以执行测试数据写入和扫描操作S101以及故障位计数操作S102。

故障位计数可以包括一系列步骤S103至S107。

首先，确定写入数据WDATA与读取数据RDATA是否彼此一致(S103)。

在步骤S103中，当写入数据WDATA与读取数据RDATA彼此不一致时，确定故障位的类型，即，确定写入数据WDATA是否为“0”(S104)。

在步骤S104中，当写入数据WDATA为“0”时，增大“0”故障计数值，即第一计数信号Aa<0:K>的值(S105)。

在步骤S104中，当写入数据WDATA不是“0”时，增大“1”故障计数值，即第二计数信号Ab<0:K>的值(S106)。

在执行步骤S105或步骤S106之后，确定故障位计数是否已结束(S107)。

在步骤S107中，当故障位计数尚未结束时，可以对另一个地址或基本相同的地址执行故障位计数。

在步骤S107中，当针对所有地址的故障位计数都已经结束时，可以输出故障位计数值(S108)。

步骤S108可以包括将第一计数信号Aa<0:K>和第二计数信号Ab<0:K>作为故障位计数值输出到半导体装置300的外部(例如，主机200)的操作。

步骤S108可以包括将利用第一计数校正信号Qa<0:K>的第一故障标志和利用第二计数校正信号Qb<0:K>的第二故障标志作为故障位计数值输出到半导体装置300的外部(例如，主机200)的操作。

主机200可以根据故障位计数值来确定在半导体装置300中检测到的错误是软错误还是硬错误(S109)。

当确定在半导体装置300中检测到的错误是软错误时，主机200可以允许执行ECC校正，而当确定在半导体装置300中检测到的错误是硬错误时，主机200可以允许执行用冗余单元替换故障单元的修复操作(S110)。

从半导体装置300输出的故障位计数值是通过辨别与“0”数据相关的故障位或与“1”数据相关的故障位而获得的值。

因此，能够根据从半导体装置300输出的故障位计数值来准确地辨别软错误和硬错误，从而能够准确地选择ECC校正与修复操作之一，从而更有效地使用半导体装置300的存储区域。

尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文中描述的故障信息控制电路、包括该故障信息控制电路的半导体装置、以及该半导体装置的故障信息控制方法。