具有量化反馈回路中的改进的线性度的调制器

摘要

所描述的为一种具有量化反馈回路中的改进的线性度的调制器，更具体地为在不减小单比特∑△调制器的动态范围的情况下降低单比特∑△调制器中的ISI的方法及装置。在一种实施方式中，反馈至调制器的输入的信号不是现有技术中的量化器的单比特输出，而是这样的输出的模式。选择模式使得每种模式都具有相同数量的跳变边沿，并因此不会出现跳变时间的不匹配。在一种实施方式中，通过数字逻辑来创建模式。在另一种实施方式中，在反馈回路中将模拟信号叠加到误差信号上以使得量化器生成所述模式。当输入信号的幅度超过某一水平，调制器恢复为现有技术调制器的典型操作，从而保留调制器的全部动态范围。

说明书

本申请要求2018年7月4日提交的临时申请第62/693,984号的优先权，该临时申请通过引用全部并入本文。

技术领域

本发明总体上涉及西格玛-德尔塔调制器，尤其涉及线性度得到改进的西格玛-德尔塔调制器。

背景技术

可以在控制回路中使用量化反馈来执行模数转换。具有这样的特征的模数转换器(ADC)通常被称为西格玛-德尔塔(∑△)转换器或者∑△调制器，调制器术语是指输出数字数据具有通过控制回路施加到其上的某种符号模式或调制。术语∑△调制器和术语噪声整形控制回路在本领域中经常被互换使用，尽管后者更具有描述性。电路设计者经常喜欢使用这样的∑△调制器，因为在很多情况下这样的∑△调制器比其他类型的ADC更容易设计而且制作成本更低。

在这样的噪声整形控制回路中，输入侧被施加连续模拟信号，输出侧输出代表该信号的数字模式。数字信号是通过控制回路中的一个或多个量化元件创建的，例如，通过控制回路中诸如触发器或比较器的非线性元件来创建的，所述非线性元件对于任何给定的连续输入量具有离散的一组非连续的输出值。

∑△调制器是通过将反馈参数约束到至少有两个特定值的集合中的一个特定值并且通过确保平均反馈值等于输入的任意阶的控制回路来工作的。由量化元件不可避免地引入的与理想的连续反馈的瞬时偏差代表了噪声，而复杂的、可能是高阶的控制回路能够抑制或者“整形”这种噪声。整形这种噪声意味着对其进行过滤，通常是使其不出现在某些频段。因此，回路进行操作以抑制所关注的某些频段内的这种噪声，而代价通常是增加与本应用不相关的频带内的噪声。因此，∑△调制器有时也被称为“噪声整形回路”。

由于对反馈信号进行积分的这种类型的量化反馈回路——即其中反馈信号的平均值是该信号的时间积分的具有连续时间设计(而不是开关电容设计)的控制回路——中的已知问题，单比特噪声整形回路不常见；这个问题称为码间干扰(“ISI”)。ISI是信号失真的一种形式，其中一个符号干扰随后的符号。这是不希望的现象，因为来自先前符号的这种干扰具有与噪声类似的影响并且会使通信不那么可靠。脉冲的在其分配的时间间隔外的扩展会造成其与相邻脉冲间的干扰。

反馈电平之间跳变的细节在积分反馈回路中非常重要。图1是不匹配的跳变时间会如何导致ISI的图示。图1示出了两个反馈电平——“高”电平和“低”电平(此处显示为1和0)——之间的跳变如何是匹配或不匹配的。图1中上部的曲线显示了匹配的上升与下降时间，即从0到1的跳变时间与从1到0的跳变时间占用的相同的时间量，而下部的曲线显示了不匹配的跳变时间，即从0到1的跳变时间与从1到0的跳变时间不同。由于上升沿数量与下降沿数量随信号幅度变化，上升时间与下降时间的不匹配会引入将引起ISI的信号相关误差，因此输出侧将出现误差。

鉴于观察到如果反馈信号中出现的边沿数量是常量则来自不匹配的上升时间和下降时间的ISI将只代表传输特性中的直流漂移并且不会产生噪声或失真，因此很明显，可以抑制ISI。本领域的技术人员将能够找到试图通过强制实现反馈信号中的恒定频率的信号边沿来抑制ISI的现有技术。

但是，这项已知的解决方案有明显的缺点。当反馈中出现恒定频率的信号边沿时，动态范围由于调制器无法生成恒定的全范围反馈模式而受到限制。一旦调制器生成这样的模式，即其中量化器生成全部高电平或低电平输出的模式，那么反馈中将不再有变化即不再有信号边沿。因此，强制实现固定频率的反馈边沿的解决方案会导致动态范围减小。

其他已知的解决方案试图通过增加噪声整形回路中的比特的数量以限制ISI的影响。然而，这种解决方案涉及到额外的部件，因而在构建∑△调制器时价格昂贵。

因此，期望寻找一种在不减小∑△调制器的动态范围的情况下降低单比特∑△调制器中的ISI的方法。

发明内容

本文描述了一种在不减小∑△调制器的动态范围的情况下降低单比特∑△调制器中的ISI的方法和装置。

一种实施方式描述了一种调制器，包括：第一加法器，该第一加法器被配置为接收输入信号和反馈信号并且输出输入信号与反馈信号的和作为误差信号；滤波器，该滤波器耦接至第一加法器并且被配置为接收误差信号作为输入，生成经滤波的误差信号，并输出经滤波的误差信号；量化器，该量化器耦接至滤波器并且被配置为接收经滤波的误差信号作为输入，并在接收到一系列时钟信号时生成多个量化器输出，多个量化器输出中的每一个量化器输出根据经滤波的误差信号而为高或低；控制电路，该控制电路被配置为生成多个控制信号，多个控制信号中的每一个控制信号选择包括有多个量化器输出的多个多比特反馈符号中不同的一个；以及开关，该开关耦接至控制电路、量化器和第一加法器，该开关具有第一位置和第二位置，在第一位置，多个控制信号中的第一控制信号选择要反馈至第一加法器的多比特反馈符号中的第一多比特反馈符号，并且在第二位置，多个控制信号中的第二控制信号选择要反馈至第一加法器的多比特反馈符号中的第二多比特反馈符号；由此，第一加法器接收多个多比特符号中的第一多比特反馈符号或者多个多比特反馈符号中的第二多比特反馈符号作为反馈信号以被叠加至输入信号。

另一个实施方式描述了一种调制器，包括：第一加法器，该第一加法器被配置为接收输入信号和反馈信号并且输出输入信号与反馈信号的和作为误差信号；滤波器，该滤波器耦接至第一加法器并且被配置为接收误差信号为输入，生成经滤波的误差信号，并输出经滤波的误差信号；第二加法器，该第二加法器耦接至滤波器并且被配置为接收经滤波的误差信号和模拟信号作为输入，并输出经滤波的误差信号与模拟信号的和作为经修改的误差信号输出，模拟信号包括重复的一系列电压电平；以及量化器，该量化器耦接至滤波器并且被配置为接收经修改的误差信号作为输入，并在接收到一系列时钟信号时生成多个量化器输出，每个量化器输出是在接收到时钟信号时生成的并且根据经修改的误差信号而为高或低；

附图说明

图1是现有技术中已知的来自量化器的高电平输出和低电平输出的示意图。

图2是现有技术中已知的单比特西格玛-德尔塔调制器的电路图。

图3是根据一种实施方式的已改进的单比特西格玛-德尔塔调制器的电路图。

图4是根据另一种实施方式的已改进的单比特西格玛-德尔塔调制器的电路图。

图5是示出了图4的电路中各种信号的时序的曲线图。

图6是根据又一种实施方式的已改进的单比特西格玛-德尔塔调制器的电路图。

图7是在一个实施方式中的可以与图6的电路一起使用的模拟信号的曲线图。

图8是单比特西格玛-德尔塔调制器的若干实施方式的噪声性能的曲线图。

图9示出了在单比特西格玛-德尔塔调制器的一种实施方式中误差信号的曲线图。

具体实施方式

本文描述了一种在不减小∑△调制器的动态范围的情况下降低单比特∑△调制器中的ISI的方法和装置。

在一种实施方式中，反馈至单比特∑△调制器的输入端的信号，不再仅仅是如现有技术中的反馈回路中量化器的单比特输出，而是这样的输出的模式(pattern)。对模式进行选择使得每种模式都具有相同数量的跳变或信号边沿(transition or signal edge)，并且从而不存在跳变时间的不匹配。在一种实施方式中，这些模式由数学逻辑创建。

在另一种实施方式中，模拟信号被叠加至反馈回路中的误差信号，这使得量化器生成模式。当输入信号的幅度超过某一水平，误差信号会淹没所叠加的模拟信号，使得模式的使用被禁用并且∑△调制器会恢复到现有技术的∑△调制器的典型操作，从而保留∑△调制器的完整动态范围。

在作为信号的一部分的ISI更相关时，在输入信号小的情况下提供恒定频率的信号边沿会提供ISI抑制；在输入信号大且ISI由于其他失真的存在而无足轻重的情况下，电路就会恢复到常规的操作模式。如此，模式信号的使用不会阻止∑△调制器达到其全部标称范围。(然而，下文即将展示，在某些情况下，较大的信号可能也会收益于这种技术。)

图2是典型的现有技术实施方式中的单比特∑△调制器200的电路图。来自滤波器U2的信号使得量化器U3在每个时钟周期输出信号，然后该信号与加法器U1的输入信号进行比较(即，被反转并叠加)；反馈回路使得量化器U3生成试图保持滤波器U2的输入为0值的输出。

下面的讨论假设量化器U3生成的高和低电平输出分别为1或者-1。在本领域众所周知的是，量化器U3输出的电平取决于从滤波器U2接收的输入；量化器U3将输出试图与输入信号匹配的值，使得当量化器输出被反转并被叠加至加法器U1的输入信号时，由此产生的差或者误差信号会被最小化为尽可能地接近于零。这样，如果输入信号的值为0，那么量化器U3将输出(在跳变时间后)一系列的值：

-1 1 -1 1 -1 1 -1 1

即，这一系列值的平均值是0，与输入信号相同。

当然，输入信号不会一直是0。例如，如果输入信号的值为0.5，量化器U3将输出：

-1 1 1 1 -1 1 1 1

使得该系列的平均值是0.5，再次与输入信号相同。(注意，尽管可以构建不同的达到与此处所示相同的均值的序列，但是所示的序列中每个序列都将其各自的值的噪声的均方根(RMS)值最小化，因此，这些序列是将被使用以使得电路中噪声最小化的序列。)

由此可见，跳变边沿的数量随输入信号的幅度变化；在输入信号为0的情况下，每次从1到-1或者从-1到1的跳变都会有一个边沿，而在输入信号为0.5的情况下，四个周期中只有两次跳变。因此，如果从1到-1的跳变时间与从-1到1的跳变时间不同，那么电路200将会受ISI的影响。

然而，如果可以使得不同序列中跳变边沿的数量相同，那么在不同幅度下的跳变时间的差异将会是相等的；在这种情况下不会有不匹配，因而没有ISI。一种保持跳变边沿的数量相等的方法是选择作为多比特模式的反馈符号，而不是仅仅使用1或者-1作为每个反馈符号。需要注意的是，在这个上下文中，多比特并不具有按幅度分布的值的集合中之一的传统意义，而是按时间分布的值的集合中之一。

在一种实施方式中，这样的模式针对每个决策点包括连续的三个比特。通过使用量化器输出1和-1，可以使用的两个三比特模式为：

-1 -1 1

和

-1 1 1

这些模式中的每一个中都具有在其内的单个跳变。第一模式(-1，-1，1)的平均值为-1/3，并且由于其值中的三分之一的值为高，在文中被称为“三分之一模式”或者OT序列。第二模式(-1，1，1)的平均值为1/3，并且为由于其值中的三分之二的值为高，在文中被称为“三分之二模式”或者TT序列。

使用这样的三比特模式，如果输入信号为0，反馈将是：

(-1，-1，1)(-1，1，1)(-1，-1，1)(-1，1，1)(-1，-1，1)(-1，1，1)(-1，-1，1)(-1，1，1)

或者，不包括括号或逗号：

-1 -1 1 -1 1 1 -1 -1 1 -1 1 1 -1 -1 1 -1 1 1 -1 -1 1 -1 1 1

在该序列中，有24个比特(而不是上述的当每个反馈符号仅仅为1或者-1时的8)，其中12个为1且12个为-1，使得平均反馈为0，与输入信号一样。另外，每个决策点具有两个跳变边沿，因此没有跳变时间的不匹配，从而没有ISI。

如果输入信号为0.5，则反馈信号将为：

(-1，-1，1)(-1，1，1)(-1，1，1)(-1，1，1)(-1，-1，1)(-1，1，1)(-1，1，1)(-1，1，1)

还是24比特，但是现在14比特为1而10比特为-1，总的差异是4，其针对8个符号而言平均值为0.5，与输入信号相同。每个决策点依然有两个跳变边沿，因此依然不会有ISI。

本领域的技术人员根据这里的教示将会明白在反馈信号中什么符号序列会平衡给定的输入值，以及如果需要的话，如何针对每个反馈符号使用不同数量的比特。

本领域的技术人员根据这里的教示将会明白多比特反馈符号的使用的限制，即，每次选择相同的符号可以仅平衡处于等效输入的1/3与2/3之间的信号。因此，尽管多比特符号可以通过强制实现恒定频率的信号边沿来去除ISI，但是等效输入信号的范围被限制到了仅有输入范围的1/3。

在某些情况下，如果系统能在限制范围内充分工作，这可能足以改善∑△调制器的性能。在实际的实现中，在这有限的1/3输入范围内的ISI抑制可能会非常显著使得产生净效益，而且新的量程范围可能会被认为是原始输入范围的1/3到2/3。

图3示出了本方法的一种实施方式中的电路300，其中使用开关S1来在(-1,-1,1)和(-1,1,1)模式之间进行选择。量化器U3的输出提供个体比特，并且信号OT使用这些个体比特以执行OT序列(-1,-1,1)，而信号TT执行TT序列(-1,1,1)。

图4示出了图3的实施方式的更加完善的版本；电路400在图3的电路300上增加了控制电路的一种实施方式，该控制电路提供信号OT和信号TT。本领域的技术人员将会意识到有很多种替选的方法可以用来提供这样的控制电路。

图5示出了图4的电路400中的信号。时钟信号SampleClk(采样时钟)用于对输入信号样本计时，并且用于使量化器U3根据输入信号确定其输出。输入信号在此处被示出为信号Sample(样本)，该信号在29微秒时基于SampleClk信号从1跳变为0并且在32微秒时基于另一个SampleClk信号从0跳变为1。

由上述图4中的电路400的控制电路所生成的信号OT和信号TT使用量化器U3的输出来创建反馈信号(-1,-1,1)和(-1,1,1)。另一个时钟信号CLK以是SampleClk、输入样本和量化器U3的速度的三倍的速度驱动控制电路。信号Feedback显示了因而得到的反馈信号，该反馈信号包括反馈符号(-1,-1,1)以及随后的反馈符号(-1,1,1)并且反馈至加法器U1。

假定不存在对回路的模拟部件(加法器U1和滤波器U2)的改变并且增加了如所示出的包含数字信号OT和TT的数字控制电路和数字选择开关S1，图4的电路或者图3的电路可以被认为是“数字”解决方案。

电路400具有降低量化器U3的亚稳态的附加益处，因为由于其决策时间，即图5中SampleClk的脉冲的前沿(leading edge)，出现在信号OT与信号TT均为低的时间段。因此，量化器U3只需要在信号TT的上升沿之前不是亚稳态，并且将不会影响电路的线性度。

然而，尽管使用多比特反馈符号的这种方法具有防止ISI的益处，但是如上所述，该方法的操作范围(具有三比特反馈符号)将被限制为输入信号的1/3至2/3之间的值。一种更可取的解决方案允许在不限制输入信号范围的情况下使用多比特反馈符号。

图6是电路600的示意图，该电路600允许具有三比特反馈符号的∑△调制器的操作与正常的全范围操作相结合。由于这种解决方案不改变回路的数字部件并增加了模拟信号，因此，可以被认为是“模拟”解决方案。

在电路600中，通过在滤波器U2和量化器U3之间放置加法器U4对图2中的电路200进行了修改。加法器U4接收模拟信号A以及来自滤波器U2的误差信号，并输出信号，该信号被输入至量化器U3。因此，模拟信号A修改了到量化器U3的输入，从而潜在地改变量化器U3的输出。

选择模拟信号A，使得回路将产生多比特反馈符号(-1,-1,1)和(-1,1,1)直至回路中误差超过特定阈值，在该阈值点处回路将不会必需选择多比特反馈符号，而是当输入信号太大以至于多比特反馈符号无法减小误差时，会将多比特反馈符号改变为(-1,-1,-1)和(1,1,1)，使得看起来就如现有技术一样，回路在值1和值-1之间进行选择。

图7示出了一种实施方式中的模拟信号A，该模拟信号A通过被加法器U4叠加至误差信号而被引入回路中。模拟信号A执行三个电平的模式。在一个时钟周期的持续时间内，模拟信号A为低，然后在下一个时钟周期，模拟信号A标称上为零，而在第三个时钟周期内，模拟信号A为高。

模拟量A通过加法器U4被叠加至来自滤波器U2的误差信号。当误差信号较小时，由于所叠加的模拟信号A为低，量化器U3将在第一个时钟周期接收低电平作为其输入，并因此将反馈0。

在第二个时钟周期，由于模拟信号A在这段时间为0，量化器U3将只能看到来自滤波器U2的误差信号，并且因此，量化器U3将仅仅依赖于误差信号来反馈0或者1。在第三个周期，由于所叠加的模拟信号A为高，量化器U3将看到高电平，并因此将反馈1。

因此，如果在三个时钟周期的中间的周期内误差信号为低，则将模拟信号A叠加至来自滤波器U2的误差信号会生成序列(-1,-1,1)，或者如果在中间的周期内误差信号为高，则将模拟信号A叠加至来自滤波器U2的误差信号会生成序列(-1,1,1)。因此，模拟电路600有效地选择(-1,-1,1)或(-1,1,1)，与图3和图4中的数字电路300和数字电路400的结果类似。

应当注意，在极端情况下，图6的模拟电路600在误差信号足够高的情况下会使三比特反馈符号中的第一个比特为1而不是-1，而在误差信号足够低的情况下会使最后一个比特为-1而不是1。图3和图4中的数字电路300和数字电路400无法改变这些比特。

模拟电路600与数字电路300和400之间的另一个差异在于：在数字电路中，提供给量化器U3的时钟信号针对OT信号和TT信号的每三个阶段仅出现一次。正如本领域的技术人员所理解的那样，量化的速率是影响∑△回路性能的重要因素，即，采样速率越高，噪声越低。虽然电路300和电路400的数字化实现以牺牲输入范围为代价大大降低了ISI，但是电路300和电路400也使得采样时钟变为了OT信号和TT信号的状态变化的速率的1/3。与之相比，模拟电路600没有导致时钟速率降低；在每个时钟边沿采样一个样本，并且模拟信号以相同的时钟速率行进其值序列-1、0、1。因此模拟电路600的全范围不会像数字电路300和数字电路400那样出现缩减。

图8示出了使用上述技术设计的∑△调制器的噪声行为的曲线图，与常规∑△调制器相比，该∑△调制器包括了使用叠加的模拟信号。各个绘制线示出了本方法的噪声的仿真，其中图6中的回路滤波器U2为五阶滤波器。

如上，使用不具有叠加的模拟信号的三比特反馈符号会将∑△调制器的范围缩减至其标称范围的1/3至2/3之间的范围；即使具有允许使用整个标称范围的叠加的模拟信号，ISI的降低被预计只会在标称范围的缩减的部分中有效。如果西格玛-德尔塔调制器的标称范围是-1伏特到1伏特，使用三比特反馈符号，则范围的缩减部分因此为-333毫伏(mV)至330mV。

图8中标记为“70mV OTT启用”的曲线展示了使用上述关于图6和图7中的叠加的模拟信号的技术的、输入信号的幅度为70mV(该值在范围的从-333mV到333mV的缩减的部分内)的本方法的∑△调制器的噪声性能。示出为“70mV OTT禁用”的曲线是具有相同幅度的输入信号却没有上述技术的益处的∑△调制器的噪声性能。70mV输入处于只有多比特反馈符号被使用的范围内。

从图8可以看出，例如，使用本文描述的技术，处于10千赫(khz)频率的噪声水平约为-140分贝(dB)。不使用本技术，即不使用多比特反馈符号或叠加的模拟信号，在常规电路中，由于ISI的存在，处于相同10khz频率的噪声水平会明显恶化，只有大约-85dB。

图8中显示为“400mV OTT”的曲线展示了以输入信号的幅度为400mV运行的∑△调制器的噪声性能，该调制器再次使用带有叠加的模拟信号的本方法。此时，400mV信号在标称范围的缩减部分之外，并且太大以至于无法进行多比特反馈符号(-1,-1,1)或(-1,1,1)的选择，使得∑△调制器切换至反馈符号(-1,-1,-1)和(1,1,1)，并且看起来好似在针对某些周期使用单个比特0和1的已知模式下操作。

由于较大的信号位于多比特反馈符号的标称使用范围的缩减部分之外，因此预计不会发生ISI的降低。另外，如果∑△调制器都不使用多比特反馈符号，那么与较大幅度信号相关联的噪声将会预计大于与较小的70mV信号相关联的噪声。

尽管如此，按照本方法，如图9所示，基于本文所描述的叠加的模拟信号技术的使用400mV信号的∑△调制器(其再次未被预计对这样的大信号进行操作)在很多频率处依然远远胜过使用较小的70mV信号的常规∑△调制器；之所以能够这样，是因为信号是AC信号，其波形的一部分足够低以至于可以利用多比特反馈符号并针对信号的该部分降低ISI。

图9示出了本方法的∑△调制器的一种实施方式中的误差信号的曲线图，其显示了误差信号是如何淹没叠加的模拟信号并如上所述改变多比特模式。图9中的曲线902显示了以1到-1的区域为界的误差信号，即，处于多比特反馈符号能够处理的范围内；只要是这种情况，∑△调制器将会产生如上所述的多比特反馈符号。在本文的三比特示例中，这意味着第一个比特将一直是低且第三个比特将一直是高，而第二个比特根据误差信号而改变。

图9中的曲线904显示了超出1到-1的范围的误差信号。此时，第一个比特可以是高而不是低，并且最后一个比特可以是低而不是高，使得反馈看起来就像现有技术中常规的1和-1反馈符号。

通过使用所描述的多比特反馈符号和叠加的模拟信号的技术，可以构建如下∑△调制器：∑△调制器在不限制∑△调制器的范围的情况下能够降低由于ISI而引起的噪声。

上文已参考若干实施方式对本公开系统进行了解释。根据本公开内容，其他实施方式对本领域的技术人员而言将是明显的。所描述的方法和装置的某些方面可以使用上述实施方式中描述的配置以外的配置来实现，或者与上述配置之外的配置的元件结合使用。

例如，就像本领域的技术人员所理解的那样，对本领域的技术人员而言各种选择都是明显的，包括多比特反馈符号中所使用的比特的数量、合适的时钟频率以及图3和图4中所示的数字解决方案中的缩减范围是否可接受等。另外，部件的说明是示例性的；本领域的技术人员将能够选择适合于特定应用的适当数量和类型的加法器、滤波器、量化器以及相关的元件。

本公开内容意在涵盖上述实施方式以及基于上述实施方式的其他变更，其仅受所附权利要求的限制。