FPGA快速进位链时序模型的建立方法、装置以及介质

摘要

本申请实施例公开了一种FPGA快速进位链时序模型的建立方法、装置以及介质，涉及芯片设计领域。该方法包括：获取FPGA的多个全加器，所述全加器包括LUT模块和CARRY模块；将所述多个全加器划分为多个模块组，其中，所述多个模块组中的每个模块组包括至少一个所述全加器；获取所述多个模块组中每个模块组对应的时序模型；基于所述多个模块组中每个模块组对应的时序模型，建立所述FPGA的快速进位链时序模型。本申请能够准确地对FPGA中的快速进位链进行时序建模，提升时序分析的准确性。