基于FIFO分段存储的QC-LDPC码部分并行译码方法

摘要

本发明公开了一种基于FIFO分段存储的QC-LDPC码部分并行译码方法，主要解决现有技术在QC-LDPC译码硬件实现中存在的大量地址控制逻辑的问题。其技术要点是：根据校验矩阵H的准循环特性，确定独立的译码单元，并对其分块；将译码更新过程转化成了独立译码单元的行更新和列更新；利用一组FIFO建立形成CFU存储空间和VFU存储空间，将存储单元进行连接，并加入切换信号；在独立译码单元的行更新和列更新时，通过切换信号对CFU存储空间和VFU存储空间进行选择，并通过对CFU存储空间或者VFU存储空间的内部循环移位完成。该译码方法操作简单，取消了硬件实现中的大量地址控制逻辑操作，便于在工程上实现QC-LDPC码的高速并行译码，可用于QC-LDPC码部分并行译码器的硬件实现。