一种基于FPGA的实时仿真器的数模接口及其驱动方法

摘要

本发明的实施例提供了一种基于FPGA的实时仿真器的数模接口及其驱动方法，涉及实时仿真器技术领域，解决了现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低的问题。该数模接口，包括，双速率随机存取存贮器、浮点数定点数转换模块、数模转换板卡、第一寄存器、第二寄存器以及地址生成模块。本发明实施例用于实时仿真器的数模接口的制造。

说明书

技术领域

本发明涉及实时仿真器技术领域，尤其涉及一种基于FPGA的实时仿真器的数模接口及其驱动方法。

背景技术

近年来，随着分布式发电与微电网技术、柔性交流配电技术以及智能配用电技术的不断发展与应用，配电网由传统无源网络转变为多源复杂系统，其动态过程也因众多新元素、新技术的加入而变得更加复杂，在规划设计、运行调度、控制保护、仿真分析等诸多方面面临着更大的挑战，因此，必须借助准确、高效的暂态仿真来深入了解有源配电网的运行机理与动态特征。

不同于离线的电磁暂态仿真，有源配电网实时仿真能够更加真实地模拟系统的暂态过程，并具备硬件在环仿真的能力，通过将实时仿真器与实际物理设备相连可开展各种控制与保护装置的开发与测试工作，既可以模拟光照及风速变化、电压跌落、短路故障、甩负荷等多种运行场景下的有源配电网复杂暂态过程，又可以有效降低研发及试验成本，避免待测设备对实际系统的影响，因此，在有源配电网规划设计、优化调度、故障自动定位和清除、网络自愈、谐波分析、实际物理系统试验与验证等方面发挥着重要作用。

目前，包括实时数字仿真仪(英文全称：Real Time Digital Simulator，简称：RTDS)、全数字实时仿真器(英文全称：Hypersim The Fully Digital Real-TimeSimulator，简称：HYPERSIM)等在内的商业化实时仿真器已在电力系统运行与保护、分布式电源控制器设计、电力电子装备研发等领域获得了广泛的应用，有源配电网规模的不断增大和分布式电源等设备模型的日趋复杂，现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低，而如何提高实时仿真器之间以及实时仿真器和外部设备间的接口通用性、信息交互的速度，成为一个亟待解决的问题。

发明内容

本发明的实施例提供了一种基于FPGA的实时仿真器的数模接口及其驱动方法，解决了现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面、本发明实施例提供一种基于FPGA的实时仿真器的数模接口，包括：双速率随机存取存贮器、浮点数定点数转换模块、地址转换模块以及数模转换板卡；

浮点数定点数转换模块的输入端连接基于FPGA的实时仿真器的输出端，浮点数定点数转换模块的输出端连接双速率随机存取存贮器的输入端；

双速率随机存取存贮器的输入端连接浮点数定点数转换模块以及地址转换模块，双速率随机存取存贮器的输出端连接数模转换板卡；

地址转换模块的输入端连接基于FPGA的实时仿真器的输出端，地址转换模块的输出端连接双速率随机存取存贮器的输入端；

数模转换板卡的输入端连接双速率随机存取存贮器的输出端，数模转换板卡的输出端连接外部的模拟设备；

其中，

基于FPGA的实时仿真器，用于在FPGA中生成实时仿真器的驱动时钟clk-sim、数模转换板卡的驱动时钟clk-da以及数模转换板卡的使能信号oe-da；并在仿真开始前初始化基于FPGA的实时仿真器的仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch；

浮点数定点数转换模块，用于将基于FPGA的实时仿真器输出的64位双精度浮点数形式的仿真结果out-ch转换为64位定点数形式的仿真结果da-input；

双速率随机存取存贮器，用于根据驱动时钟clk-sim中的写地址信号addr-w，存储浮点数定点数转换模块转换的64位定点数形式的仿真结果da-input；

地址转换模块，用于将驱动时钟clk-sim中的写地址信号addr-w转换为驱动时钟clk-da中的读地址信号addr-r；

双速率随机存取存贮器，用于根据地址转换模块生成的读地址信号addr-r读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out，输出到的数模转换板卡中；

根据使能信号oe-da处于持续工作状态并输出M位偏移二进制码的仿真结果da-out对应的模拟信号至外部的模拟设备。

具体的，在仿真开始前初始化仿真参数，包括：

设置基于FPGA的实时仿真器输出的仿真类型，并根据仿真类型的输出数据的取值范围和数模转换板卡数字信号端的位数设置基于FPGA的实时仿真器的数模接口的截位参数N和M；

将双速率随机存取存贮器的写时钟设置为clk-sim，并将双速率随机存取存贮器的写地址设置为循环状态；

设置基于FPGA的实时仿真器启动仿真，初始化仿真时间t＝0；并设置预设仿真时长TN以及仿真时间步长Δt；其中，当测试时间t等于预设仿真时长TN时，停止基于FPGA的实时仿真器的仿真，TN大于Δt，Δt大于0。

具体的，在仿真开始前初始化仿真参数，包括：在FPGA中生成实时仿真器的仿真开始信号sta；

地址转换模块包括：第一寄存器、第二寄存器以及地址生成模块；

第一寄存器的输入端连接基于FPGA的实时仿真器的输出端，第一寄存器的输出端连接第二寄存器的输入端；

第二寄存器的输入端连接第一寄存器的输出端，第二寄存器的输出端连接地址生成模块的输入端；

地址生成模块的输入端连接第二寄存器的输出端，地址生成模块的输出端连接双速率随机存取存贮器的输入端；

其中，

第一寄存器，用于根据仿真开始信号sta选定当前驱动时钟clk-sim中的写地址信号addr-w；

第二寄存器，用于将第一寄存器选定的驱动时钟clk-sim中的写地址信号addr-w变换至驱动时钟clk-sim的时钟域内的ini_addr_r信号；

地址生成模块，用于将第二寄存器生成的驱动时钟clk-sim的时钟域内的ini_addr_r信号赋值给数模转换板卡的驱动时钟clk-da中的读地址信号addr-r。

第二方面、本发明实施例提供一种如第一方面提供的任一项基于FPGA的实时仿真器的数模接口的驱动方法，包括：

生成驱动时钟clk-sim、驱动时钟clk-da以及使能信号oe-da；

在仿真开始前初始化仿真参数，并根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch；

将64位双精度浮点数形式的仿真结果out-ch转换为64位定点数形式的仿真结果da-input；

根据驱动时钟clk-sim中的写地址信号addr-w，存储64位定点数形式的仿真结果da-input；

将驱动时钟clk-sim中的写地址信号addr-w转换为驱动时钟clk-da中的读地址信号addr-r；

根据读地址信号addr-r读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out；

根据使能信号oe-da处于持续工作状态并输出M位偏移二进制码的仿真结果da-out对应的模拟信号。

具体的，

在仿真开始前初始化仿真参数，包括：

设置仿真类型，并根据仿真类型的输出数据的取值范围和位数设置数模接口的截位参数N和M；

将数模接口的写时钟设置为clk-sim，并将数模接口的写地址设置为循环状态；

启动仿真，初始化仿真时间t＝0；并设置预设仿真时长TN以及仿真时间步长Δt；其中，当测试时间t等于预设仿真时长TN时，停止仿真，TN大于Δt，Δt大于0。

具体的，

在仿真开始前初始化仿真参数，包括：生成仿真开始信号sta；

将驱动时钟clk-sim中的写地址信号addr-w转换为驱动时钟clk-da中的读地址信号addr-r，包括：

根据仿真开始信号sta选定当前驱动时钟clk-sim中的写地址信号addr-w；

将驱动时钟clk-sim中的写地址信号addr-w变换至驱动时钟clk-sim的时钟域内的ini_addr_r信号；

将驱动时钟clk-sim的时钟域内的ini_addr_r信号赋值给驱动时钟clk-da中的读地址信号addr-r。

本发明实施例提供的基于FPGA的实时仿真器的数模接口及其驱动方法，通过利用FPGA生成实时仿真器的驱动时钟clk-sim、数模转换板卡的驱动时钟clk-da以及数模转换板卡的使能信号oe-da；并在仿真开始前初始化基于FPGA的实时仿真器的仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch，保证了输出结果的通用性；利用地址转换模块将实时仿真器的驱动时钟clk-sim转换为数模转换板卡的驱动时钟clk-da；实现了对实时仿真器与数模转换板卡时域的统一，保证了输出的仿真结果的实时性；双速率随机存取存贮器根据驱动时钟clk-sim中的写地址信号addr-w，读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out，经由数模转换板卡将M位偏移二进制码的仿真结果da-out对应的模拟信号输出到至外部的模拟设备，本发明实施例提供的基于FPGA的实时仿真器的数模接口充分发挥了FPGA的接口资源优势和硬件结构并行的技术优势，在保证实时仿真器的数模接口的通信速度和通用性的同时，实现了实时仿真器仿真结果高速、有效的输出；从而解决了现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的基于FPGA的实时仿真器的数模接口的结构示意图；

图2为本发明实施例提供的基于FPGA的实时仿真器的数模接口另一种结构示意图；

图3为本发明实施例提供的基于FPGA的实时仿真器的数模接口的驱动方法示意图；

图4为含单极光伏发电系统的有源配电网结构示意图；

图5为光伏发电系统输出电流的仿真结果示意图；

图6为光伏发电系统输出电流的示波器显示结果示意图；

图7为光伏发电系统输出故障相电压的仿真结果示意图；

图8为光伏发电系统故障相电压的示波器显示结果示意图。

附图标记：

基于FPGA的实时仿真器的数模接口-10；

双速率随机存取存贮器-101；

浮点数定点数转换模块-102；

地址转换模块-103；第一寄存器-1030；第二寄存器-1031；地址生成模块-1032；

数模转换板卡-104。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一、本发明实施例提供一种基于现场可编程门阵列(英文全称：Field－Programmable Gate Array，简称：FPGA)的实时仿真器的数模接口10，如图1所示包括：双速率随机存取存贮器101、浮点数定点数转换模块102、地址转换模块103以及数模转换板卡104。

双速率随机存取存贮器101的输入端连接浮点数定点数转换模块102以及地址转换模块103，双速率随机存取存贮器101的输出端连接数模转换板卡104。

浮点数定点数转换模块102的输入端连接基于FPGA的实时仿真器10的输出端，浮点数定点数转换模块102的输出端连接双速率随机存取存贮器101的输入端。

地址转换模块103的输入端连接基于FPGA的实时仿真器10的输出端，地址转换模块103的输出端连接双速率随机存取存贮器101的输入端。

数模转换板卡104的输入端连接双速率随机存取存贮器101的输出端，数模转换板卡104的输出端连接外部的模拟设备。

其中，

基于FPGA的实时仿真器10，用于在FPGA中生成实时仿真器的驱动时钟clk-sim、数模转换板卡1030的驱动时钟clk-da以及数模转换板卡104的使能信号oe-da；并在仿真开始前初始化基于FPGA的实时仿真器的仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch。

浮点数定点数转换模块102，用于将基于FPGA的实时仿真器输出的64位双精度浮点数形式的仿真结果out-ch转换为64位定点数形式的仿真结果da-input。

双速率随机存取存贮器101，用于根据驱动时钟clk-sim中的写地址信号addr-w，存储浮点数定点数转换模块102转换的64位定点数形式的仿真结果da-input。

地址转换模块103，用于将驱动时钟clk-sim中的写地址信号addr-w转换为驱动时钟clk-da中的读地址信号addr-r。

双速率随机存取存贮器101，用于根据地址转换模块103生成的读地址信号addr-r读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out。

数模转换板卡104，用于根据使能信号oe-da处于持续工作状态，并输出M位偏移二进制码的仿真结果da-out对应的模拟信号至外部的模拟设备。

本发明实施例提供的基于FPGA的实时仿真器的数模接口，通过利用FPGA生成实时仿真器的驱动时钟clk-sim、数模转换板卡的驱动时钟clk-da以及数模转换板卡的使能信号oe-da；并在仿真开始前初始化基于FPGA的实时仿真器的仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch，保证了输出结果的通用性；利用地址转换模块将实时仿真器的驱动时钟clk-sim转换为数模转换板卡的驱动时钟clk-da；实现了对实时仿真器与数模转换板卡时域的统一，保证了输出的仿真结果的实时性；双速率随机存取存贮器根据驱动时钟clk-sim中的写地址信号addr-w，读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out，经由数模转换板卡将M位偏移二进制码的仿真结果da-out对应的模拟信号输出到至外部的模拟设备，本发明实施例提供的基于FPGA的实时仿真器的数模接口充分发挥了FPGA的接口资源优势和硬件结构并行的技术优势，在保证实时仿真器的数模接口的通信速度和通用性的同时，实现了实时仿真器仿真结果高速、有效的输出；从而解决了现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低的问题。

实施例二、本发明实施提供一种基于FPGA的数模接口10，如图2所示包括：

双速率随机存取存贮器101、浮点数定点数转换模块102、第一寄存器1030、第二寄存器1031、地址生成模块1032以及数模转换板卡104。

其中，双速率随机存取存贮器101的输入端连接浮点数定点数转换模块102以及地址生成模块1032，双速率随机存取存贮器101的输出端连接数模转换板卡104。

浮点数定点数转换模块102的输入端连接基于FPGA的实时仿真器的输出端，浮点数定点数转换模块102的输出端连接双速率随机存取存贮器101的输入端。

第一寄存器1030的输入端连接基于FPGA的实时仿真器10的输出端，第一寄存器1030的输出端连接第二寄存器1031的输入端。

第二寄存器1031的输入端连接第一寄存器1030的输出端，第二寄存器1031的输出端连接地址生成模块1032的输入端。

地址生成模块1032的输入端连接第二寄存器1031的输出端，地址生成模块1032的输出端连接双速率随机存取存贮器101的输入端。

数模转换板卡104的输入端连接双速率随机存取存贮器101的输出端，数模转换板卡104的输出端连接外部的模拟设备。

其中，

基于FPGA的实时仿真器10，用于在FPGA中生成实时仿真器的驱动时钟clk-sim、数模转换板卡1030的驱动时钟clk-da、数模转换板卡104的使能信号oe-da以及仿真开始信号sta；并在仿真开始前初始化基于FPGA的实时仿真器的仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch。

浮点数定点数转换模块102，用于将基于FPGA的实时仿真器输出的64位双精度浮点数形式的仿真结果out-ch转换为64位定点数形式的仿真结果da-input。

双速率随机存取存贮器101，用于根据驱动时钟clk-sim中的写地址信号addr-w，存储浮点数定点数转换模块102转换的64位定点数形式的仿真结果da-input。

第一寄存器1030，用于根据仿真开始信号sta选定当前驱动时钟clk-sim中的写地址信号addr-w。

第二寄存器1031，用于将第一寄存器1030选定的驱动时钟clk-sim中的写地址信号addr-w变换至驱动时钟clk-sim的时钟域内的ini_addr_r信号。

地址生成模块1032，用于将第二寄存器1031生成的驱动时钟clk-sim的时钟域内的ini_addr_r信号赋值给数模转换板卡的驱动时钟clk-da中的读地址信号addr-r。

双速率随机存取存贮器101，用于根据地址生成模块1032生成的读地址信号addr-r读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out。

数模转换板卡104，用于根据使能信号oe-da处于持续工作状态，并输出M位偏移二进制码的仿真结果da-out对应的模拟信号至外部的模拟设备。

具体的，在仿真开始前初始化仿真参数，包括：

设置基于FPGA的实时仿真器10输出的仿真类型，并根据仿真类型的输出数据的取值范围和数模转换板卡104数字信号端的位数设置基于FPGA的实时仿真器10的数模接口的截位参数N和M。

将双速率随机存取存贮器101的写时钟设置为clk-sim，并将双速率随机存取存贮器101的写地址设置为循环状态。

需要说的是，这里将双速率随机存取存贮器的写地址设置成循环状态，可以使得基于FPGA的实时仿真器输出的仿真结果不断被写入到双速率随机存取存贮器中。

设置基于FPGA的实时仿真器10启动仿真，初始化仿真时间t＝0；并设置预设仿真时长TN以及仿真时间步长Δt；其中，当测试时间t等于预设仿真时长TN时，停止基于FPGA的实时仿真器10的仿真，TN大于Δt，Δt大于0。

本发明实施例提供的基于FPGA的实时仿真器的数模接口，通过利用FPGA生成实时仿真器的驱动时钟clk-sim、数模转换板卡的驱动时钟clk-da以及数模转换板卡的使能信号oe-da；并在仿真开始前初始化基于FPGA的实时仿真器的仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch，保证了输出结果的通用性；利用第一寄存器与第二寄存器进行时钟同步，将实时仿真器的驱动时钟clk-sim转换为数模转换板卡的驱动时钟clk-da，避免出现时序的问题，然后通过地址生成模块将驱动时钟clk-sim的时钟域内的ini_addr_r信号赋值给数模转换板卡的驱动时钟clk-da中的读地址信号addr-r，实现了对实时仿真器与数模转换板卡时域的统一，保证了输出的仿真结果的实时性；双速率随机存取存贮器根据驱动时钟clk-sim中的写地址信号addr-w，读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out，经由数模转换板卡将M位偏移二进制码的仿真结果da-out对应的模拟信号输出到至外部的模拟设备，本发明实施例提供的基于FPGA的实时仿真器的数模接口充分发挥了FPGA的接口资源优势和硬件结构并行的技术优势，在保证实时仿真器的数模接口的通信速度和通用性的同时，实现了实时仿真器仿真结果高速、有效的输出；从而解决了现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低的问题。

实施例三、本发明实施例提供一种基于FPGA的实时仿真器的数模接口的驱动方法，如图3所示包括：

S101、生成驱动时钟clk-sim、驱动时钟clk-da以及使能信号oe-da。

S102、在仿真开始前初始化仿真参数，并根据初始化的仿真参数，生成64位双精度浮点数形式的仿真结果out-ch。

需要说明的是，如图2所示基于FPGA的仿真器输出的仿真结果在实际的应用中是用out-ch表示。

S103、将64位双精度浮点数形式的仿真结果out-ch转换为64位定点数形式的仿真结果da-input。

S104、根据驱动时钟clk-sim中的写地址信号addr-w，存储64位定点数形式的仿真结果da-input。

S105、将驱动时钟clk-sim中的写地址信号addr-w转换为驱动时钟clk-da中的读地址信号addr-r。

S106、根据读地址信号addr-r读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码的仿真结果da-out。

需要说明的是，如图2所示经由数模转换板卡将M位偏移二进制码的仿真结果da-out对应的模拟信号输出到至外部的模拟设备。

S107、根据使能信号oe-da处于持续工作状态并输出M位偏移二进制码的仿真结果da-out对应的模拟信号。

需要说明的是，如图4所示的含单极光伏发电系统的有源配电网，执行FPGA开发板为阿尔特拉(英文全称：Altera)公司的 IV GX FPGA 530官方开发板；开发板配有Stratix IV系列FPGA EP4SGX530KH40C2N，该芯片包含744个I/O；测试数模转换板卡型号为DAC900，分辨率为10位，最高支持165MHz的转换速率；测试示波器的型号为泰克MDO3104，最高支持2GS/s的信号采样率。

测试算例为含光伏发电系统的有源配电网，仿真步长设为3μs，如图4所示。在光伏发电单元中，逆变器采用Vdc控制，光伏电压参考值Vref以常量形式给出。算例中温度设置为298K，Vref设为350V，Qref设为0Var。电源和变压器采用电压源串联恒定阻抗模拟。

FPGA芯片由100MHz的全局时钟驱动，通过锁相环PLL倍频至135MHz输入仿真解算部分，并对数模转换板卡进行驱动；实时仿真器的仿真结果经由开发板高速中间接口的B端口输入到10位分辨率的数模转换板卡中，板卡转换速率设置为135MHz，最终通过示波器直接显示仿真结果，示波器的采样率设置为25kS/s。相同算例在PSCAD/EMTDC中进行搭建与仿真，其中，实时仿真器和PSCAD/EMTDC的仿真步长均设定为3μs，仿真时间为4s。

为了验证实时仿真器的数模接口的准确性和有效性，仿真场景考虑了光伏发电系统输出波动以及单相接地故障的情况。其中，在输出波动场景下，仿真进行到1.5s时光伏发电系统输入的光照强度突然增大；在故障场景下，仿真进行到1.5s时光伏系统出口处发生C相接地短路故障，0.2s后故障切除，故障由断路器模拟。仿真结果与PSCAD/EMTDC进行了仿真比较，并同步输出到示波器进行了实时显示与分析。

图5给出了输出波动场景下，基于FPGA的实时仿真器与商业电磁暂态仿真软件(英文全称：Power Systems Computer Aided Design，简称：PSCAD)/(英文全称：Electro-Magnetic Transient in DC System，简称EMTDC)中光伏发电系统输出的电流仿真结果，图6给出了对应示波器中显示的实时仿真器输出的电流仿真结果；图7给出了在故障场景下，基于FPGA的实时仿真器与商业软件PSCAD/EMTDC中光伏发电系统输出的电压仿真结果，图8给出了对应示波器中显示的实时仿真器输出的故障相电压波形。从图5和图6以及图7和图8的对比可以看出，对于变化范围不同的电压及电流信号，实时仿真器均实现了通过数模接口将仿真结果有效、高速的输出到外部的物理设备中，从而验证了基于FPGA的有源配电网实时仿真器的数模接口的正确性及有效性。

具体的，

在仿真开始前初始化仿真参数，包括：

设置仿真类型，并根据仿真类型的输出数据的取值范围和位数设置数模接口的截位参数N和M。

将数模接口的写时钟设置为clk-sim，并将数模接口的写地址设置为循环状态。

启动仿真，初始化仿真时间t＝0；并设置预设仿真时长TN以及仿真时间步长Δt；其中，当测试时间t等于预设仿真时长TN时，停止仿真，TN大于Δt，Δt大于0。

具体的，

在仿真开始前初始化仿真参数，包括：生成仿真开始信号sta。

将驱动时钟clk-sim中的写地址信号addr-w转换为驱动时钟clk-da中的读地址信号addr-r，包括：

根据仿真开始信号sta选定当前驱动时钟clk-sim中的写地址信号addr-w。

将驱动时钟clk-sim中的写地址信号addr-w变换至驱动时钟clk-sim的时钟域内的ini_addr_r信号。

将驱动时钟clk-sim的时钟域内的ini_addr_r信号赋值给驱动时钟clk-da中的读地址信号addr-r。

本发明实施例提供的基于FPGA的实时仿真器的数模接口的驱动方法，通过生成驱动时钟clk-sim、驱动时钟clk-da以及使能信号oe-da；并在仿真开始前初始化仿真参数，根据初始化的仿真参数，在每个仿真步长内生成对应该步长的64位双精度浮点数形式的仿真结果out-ch，保证了输出结果的通用性；将驱动时钟clk-sim转换为驱动时钟clk-da，实现了对实时仿真器与数模转换板卡时域的统一，保证了输出的仿真结果的实时性；根据驱动时钟clk-sim中的写地址信号addr-w，读取64位定点数形式的仿真结果da-input，并将读取的64位定点数形式的仿真结果da-input中的第N位至第N-M+1位转换为M位偏移二进制码da-out，经由数模转换板卡将M位偏移二进制码的仿真结果da-out对应的模拟信号输出到至外部的模拟设备，本发明实施例提供的基于FPGA的实时仿真器的数模接口的驱动方法，可以有效的驱动基于FPGA的实时仿真器的数模接口，充分发挥了FPGA的接口资源优势和硬件结构并行的技术优势，在保证实时仿真器的数模接口的通信速度和通用性的同时，实现了实时仿真器仿真结果高速、有效的输出；从而解决了现有技术中实时仿真器之间以及实时仿真器和外部设备间的接口通用性较低、信息交互的速度较低的问题。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。