一种基于CPLD的SRAM工艺FPGA的加密方法

摘要

本发明提供了一种基于CPLD的SRAM工艺FPGA的加密方法，将随机序列生成器部分置于CPLD内部，充分利用CPLD的资源，将其专用于加密方案的设计，这样不但节省了FPGA内部逻辑资源的使用，而且还降低了设计人员的设计复杂度；另外，本发明的加密方案加入了合法用户的特征码，只要是持有设计者授权下的特征码的合法用户，均可以使用。同时，在CPLD和FPGA之间数据流的传输过程中，采取了随机交织与验证时间间隔随机化的方法，进一步提高了设计被破解的难度，特别适合于对成本比较敏感的场合的应用。