一种轻载时低输出纹波的同步降压型DC-DC转换器

摘要

本发明提供一种轻载时低输出纹波的同步降压型DC-DC转换器，通过在同步降压型DC-DC转换器的结构基础上增加降频电路，主要解决轻载时输出波纹大的问题。所述降频电路包括跨导放大器和时钟电路，跨导放大器用于检测DC-DC转换器输出端是否轻载，当轻载时，时钟电路降低时钟信号CLK的频率，使反馈回路有足够的时间对输入功率进行调整以适应输出负载的变化，提高转换器轻载效率的同时，实现轻载时输出纹波的大幅度减小，扩大转换器的应用范围，改善了转换器的性能。

说明书

技术领域

本发明涉及电子技术领域，尤其涉及一种轻载时低输出纹波的同步降压型DC-DC转换器。

背景技术

在电源管理领域，同步降压型DC-DC转换器的输出纹波是一个非常重要的指标，要使输出纹波最低，就必须保证输入功率与负载消耗功率匹配，使转换器处于稳定工作状态。

在同步降压型DC-DC转换器的典型拓扑结构中，通常采用加大输出电容的方法来解决输出纹波过大的问题，但输出滤波电容的增大使时间常数变大，从而导致转换器环路的延迟增大，使转换器的工作频率和应用范围受到限制。

现有技术中，转换器工作在轻载状态时，由于反馈环路延时的影响，使得输入功率不能及时得到调整，在若干开关周期内形成过冲，从而在输出端产生较大的输出纹波，影响了转换器的工作状态和性能，限制了转换器的应用范围。

发明内容

针对现有技术中的缺陷，本发明提供一种轻载时低输出纹波的同步降压型DC-DC转换器，用于实现轻载时输出纹波的大幅度减小，扩大转换器的应用范围，改善了转换器的性能。

为了实现上述目的，本发明提供一种轻载时低输出纹波的同步降压型DC-DC转换器，包括依次连接的误差放大器、比较器、锁存器、驱动电路、充放电电路、反馈电路，还包括降频电路：

所述降频电路的输入端连接所述误差放大器的输出端，所述降频电路的输出端连接所述锁存器的置位端；

所述降频电路在所述DC-DC转换器的输出端轻载时，降低其输出端的时钟信号CLK的频率。

其中，所述降频电路包括跨导放大器和时钟电路：

所述跨导放大器的正相输入端连接所述误差放大器的输出端，所述跨导放大器的负相输入端输入阈值电压信号VTH，所述跨导放大器的输出端连接时钟电路的输入端；

所述跨导放大器在所述DC-DC转换器的输出端轻载时，减小其输出端的第一电流信号I₁；

所述时钟电路的输入端连接所述跨导放大器的输出端，所述时钟电路的输出端连接所述锁存器的置位端；

所述时钟电路在所述第一电流信号I₁减小时，降低其输出端的时钟信号CLK的频率。

其中，所述跨导放大器包括PMOS晶体管MP31、PMOS晶体管MP32、PMOS晶体管MP33、PMOS晶体管MP34、PMOS晶体管MP35、NMOS晶体管MN31、NMOS晶体管MN32、NMOS晶体管MN33、NMOS晶体管MN34，

所述PMOS晶体管MP31的栅极输入偏置电压信号VBP，源极连接电源VCC，漏极连接PMOS晶体管MP32的源极，该漏极还连接PMOS晶体管MP33的源极；

所述PMOS晶体管MP32的栅极输入控制电压信号VCTRL，源极连接PMOS晶体管MP31的漏极，漏极连接NMOS晶体管MN31漏极和栅极，该漏极还连接NMOS晶体管MN32的栅极；

所述PMOS晶体管MP33的栅极输入阈值电压信号VTH，源极连接PMOS晶体管MP31的漏极，该源极还连接PMOS晶体管MP32的源极，漏极连接NMOS晶体管MN32的漏极，该漏极还连接NMOS晶体管MN33的栅极；

所述PMOS晶体管MP34的源极连接电源VCC，栅极和漏极连接，栅极连接PMOS晶体管MP35的栅极，漏极连接NMOS晶体管MN33的漏极；

所述PMOS晶体管MP35的源极连接电源VCC，栅极连接PMOS晶体管MP34的栅极，漏极输出第一电流信号I₁；

所述NMOS晶体管MN31的源极连接电源GND，栅极和漏极连接，漏极连接PMOS晶体管MP32的漏极，栅极连接NMOS晶体管MN32的栅极；

所述NMOS晶体管MN32的源极连接电源GND，栅极连接NMOS晶体管MN31的栅极，漏极连接PMOS晶体管MP33的漏极，该漏极还连接NMOS晶体管MN33的栅极；

所述NMOS晶体管MN33的栅极连接PMOS晶体管MP33的漏极，漏极连接PMOS晶体管MP34的漏极，源极连接NMOS晶体管MN34的漏极；

所述NMOS晶体管MN34的栅极输入偏置电压信号VBN，源极连接电源GND，漏极连接NMOS晶体管MN33的源极。

其中，所述时钟电路包括NMOS晶体管MN41，电容C41，比较器和反相器，

所述NMOS晶体管MN41的漏极连接所述电容C41的一端，栅极连接反相器的输出端，源极连接电源GND；

所述电容C41的一端连接NMOS晶体管MN41的漏极，另一端连接电源GND；

所述比较器的正相输入端输入参考电压信号VOSC，所述比较器的负相输入端连接所述电容C41和所述NMOS晶体管MN41的漏极的连接端，所述比较器的输出端连接所述反相器的输入端；

所述反相器的输入端连接所述比较器的输出端，所述反相器的输出端连接所述NMOS晶体管MN41的栅极；

所述比较器的输出端输出时钟信号CLK，所述比较器的输出端输出反相时钟信号CLKB。

其中，所述转换器包括：

误差放大器，所述误差放大器的正相输入端输入参考电压信号VREF，所述误差放大器的负相输入端连接反馈电路的输出端，所述误差放大器的输出端连接PWM比较器的负相输入端，该输出端还连接跨导放大器的正相输入端；

PWM比较器，所述PWM比较器的正相输入端输入第二电流信号I₂，所述PWM比较器的负相输入端连接误差放大器的输出端；

锁存器，所述锁存器的置位端连接时钟电路的输出端，所述锁存器的复位端连接PWM比较器的输出端，所述锁存器的输出端连接驱动电路的输入端；

驱动电路，所述驱动电路的输入端连接锁存器的输出端，所述驱动电路的第一输出端连接充放电电路的第一输入端，所述驱动电路的第二输出端连接充放电电路的第二输入端；

充放电电路，所述充放电电路的第一输入端连接驱动电路的第一输出端，所述充放电电路的第二输入端连接驱动电路的第二输出端；

反馈电路，所述反馈电路的输出端连接误差放大器的负相输入端；

所述第二电流信号I₂为电流检测信号CS和补偿信号Slope经过加法器叠加之后获得的信号。

其中，所述充放电电路包括PMOS晶体管MP1，NMOS晶体管MN1，电感L，电容CL，

所述PMOS晶体管MP1的栅极连接驱动电路的第一输出端，源极输入电压VIN，漏极连接电感L的一端，该漏极还连接NMOS晶体管MN1的漏极；

所述NMOS晶体管MN1的栅极连接驱动电路的第二输出端，源极连接电源GND，漏极连接电感L的一端，该漏极还连接PMOS晶体管MP1的漏极；

所述电感L的一端连接PMOS晶体管MP1的漏极，该端还连接NMOS晶体管MN1的漏极，另一端连接电容CL的一端；

所述电容CL的一端连接电感L的一端，另一端连接电源GND；

所述电感L和电容CL的连接端为所述充放电电路的输出端。

其中，所述反馈电路包括第一反馈电阻RF1和第二反馈电阻RF2，

所述第一反馈电阻RF1的一端和所述第二反馈电阻RF2的一端串联，所述第一反馈电阻RF1的另一端连接所述充放电电路的输出端，所述第二反馈电阻RF2的另一端连接电源GND；

所述第一反馈电阻RF1和所述第二反馈电阻RF2的连接端为所述反馈电路的输出端。

由上述技术方案可知，本发明提供一种轻载时低输出纹波的同步降压型DC-DC转换器，通过在同步降压型DC-DC转换器的结构基础上增加降频电路，所述降频电路包括跨导放大器和时钟电路，跨导放大器用于检测DC-DC转换器输出端是否轻载，当轻载时，时钟电路降低时钟信号CLK的频率，使反馈回路有足够的时间对输入功率进行调整以适应输出负载的变化，提高转换器轻载效率的同时，实现轻载时输出纹波的大幅度减小，扩大转换器的应用范围，改善了转换器的性能。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。

图1为现有技术的同步降压型DC-DC转换器的结构框图；

图2为本发明一实施例提供的轻载时低输出纹波的同步降压型DC-DC转换器的结构框图；

图3为本发明一实施例中的跨导放大器的电路原理图；

图4为本发明一实施例中的时钟电路的电路原理图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

图1示出了现有技术的同步降压型DC-DC转换器的结构框图，如图1所示，现有技术的同步降压型DC-DC转换器包括:

时钟电路1，所述时钟电路1的输出端连接锁存器4置位端S；

误差放大器2，所述误差放大器2的正相输入端输入参考电压信号VREF，误差放大器2的负相输入端连接反馈电路的输出端，误差放大器2的输出端连接PWM比较器的负相输入端；

PWM比较器3，所述PWM比较器3的正相输入端输入第二电流信号I₂，PWM比较器3的负相输入端连接误差放大器2的输出端；

锁存器4，所述锁存器4的置位端S连接时钟电路的输出端，锁存器4的复位端R连接PWM比较器3的输出端，锁存器4的输出端Q连接驱动电路的输入端；

驱动电路5，所述驱动电路5的输入端连接锁存器4的输出端Q，驱动电路5的第一输出端连接充放电电路的第一输入端，驱动电路5的第二输出端连接充放电电路的第二输入端；

充放电电路6，所述充放电电路6的第一输入端连接驱动电路5的第一输出端，充放电电路6的第二输入端连接驱动电路5的第二输出端；

反馈电路7，所述反馈电路7的输出端连接误差放大器2的负相输入端。

其中，所述充放电电路6包括PMOS晶体管MP1，NMOS晶体管MN1，电感L，电容CL，

PMOS晶体管MP1的栅极连接驱动电路5的第一输出端，源极输入电压VIN，漏极连接电感L的一端，该漏极还连接NMOS晶体管MN1的漏极；

NMOS晶体管MN1的栅极连接驱动电路5的第二输出端，源极连接电源GND，漏极连接电感L的一端，该漏极还连接PMOS晶体管MP1的漏极；

电感L的一端连接PMOS晶体管MP1的漏极，该端还连接NMOS晶体管MN1的漏极，另一端连接电容CL的一端；

电容CL的一端连接电感L的一端，另一端连接电源GND；

电感L和电容CL的连接端为充放电电路6的输出端。

其中，所述反馈电路7包括第一反馈电阻RF1和第二反馈电阻RF2，

第一反馈电阻RF1的一端和第二反馈电阻RF2的一端串联，第一反馈电阻RF1的另一端连接充放电电路6的输出端，第二反馈电阻RF2的另一端连接电源GND；

第一反馈电阻RF1和第二反馈电阻RF2的连接端为反馈电路7的输出端。

可以理解的是，时钟电路1输出周期性的时钟信号CLK。

可以理解的是，误差放大器2输出控制电压信号VCTRL，所述控制电压信号VCTRL为反馈电压信号VFB和参考电压信号VREF之间误差电压经过一定倍数放大后的数值。

举例来说，反馈电压信号VFB和参考电压信号VREF之间误差电压为0.001V，如误差放大器2放大倍数为1000倍，经过1000倍的误差放大器2放大之后，输出为1V。

可以理解的是，PWM比较器3是脉宽调制比较器，根据第二电流信号I₂和控制电压信号VCTRL，输出控制信号PWM。

其中，第二电流信号I₂为电流检测信号CS和补偿信号Slope经过加法器叠加之后获得的信号。

可以理解的是，锁存器4是R-S锁存器，置位端S输入时钟信号CLK，复位端R输入控制信号PWM。

当置位端S为1时，锁存器4的输出端Q输出的逻辑控制信号HSON为1；当复位端R为1时，锁存器4的输出端Q输出逻辑控制信号HSON为0。其中，1为高电平，0为低电平。

可以理解的是，驱动电路5的第一输出端输出栅极控制信号DRVH，第二输出端输出栅极控制信号DRVL。

可以理解的是，充放电电路6的PMOS晶体管MP1的栅极输入栅极控制信号DRVH，NMOS晶体管MN1的栅极输入栅极控制信号DRVL。

输入电压VIN通过PMOS晶体管MP1连接到SW端，NMOS晶体管MN1连接到SW端与电源GND之间，电感L连接在SW端与输出电压VOUT之间，PMOS晶体管MP1打开时对电感L进行充电，NMOS晶体管MN1打开时对电感进行放电，通过调节PMOS晶体管MP1与NMOS晶体管MN1的导通时间来控制电流的充放电时间，从而实现一个稳定的直流输出电压信号VOUT。

具体实现过程中，上述DC-DC转换器由时钟电路1输出周期性的时钟信号CLK，并与PWM信号共同作用来控制充放电电路6中的PMOS晶体管MP1与NMOS晶体管MN1的导通和关断，其输出纹波与负载电阻RL关系密切。

可以理解的是，上述DC-DC转换器的时钟信号CLK是固定频率，因此，PMOS晶体管MP1与NMOS晶体管MN1导通的频率也恒定，输入功率和时钟频率成正比。

图2示出了本发明一实施例提供的轻载时低输出纹波的同步降压型DC-DC转换器的结构框图，如图2所示，本发明的轻载时低输出纹波的同步降压型DC-DC转换器在现有技术的同步降压型DC-DC转换器的结构基础上增加降频电路20，用于当DC-DC转换器输出端轻载时，降低时钟信号CLK的频率。

其中，所述降频电路包括跨导放大器201和时钟电路202，

跨导放大器201的正相输入端连接误差放大器2的输出端，跨导放大器201的负相输入端输入阈值电压信号VTH，跨导放大器201的输出端连接时钟电路202的输入端；

跨导放大器201在DC-DC转换器的输出端轻载时，减小其输出端的第一电流信号I₁；

时钟电路202的输入端连接跨导放大器201的输出端，时钟电路202的输出端连接锁存器4的置位端S；

时钟电路202在第一电流信号I₁减小时，降低其输出端的时钟信号CLK的频率。

可以理解的是，轻载是指在电路的负载范围内，负载率低于一定比率。进一步说，恒压输出，如果负载电阻RL比较小，电流则比较大，输出功率就很大，称之为重载。反之，如果负载电阻RL比较大，电流则比较小，输出功率就很小，称之为轻载。也就是说，轻载是相对输出功率来说的。

在本实施例中，跨导放大器201用于检测DC-DC转换器输出端是否轻载。当轻载时，负载电流小于一定电流值，跨导放大器201的输出端输出随负载电流变化的第一电流信号I₁至时钟电路202的输入端，时钟电路202输出的时钟信号CLK的频率降低，使DC-DC转换器的输入功率减小，反馈回路有足够的时间对负载进行响应，从而提高转换器轻载效率的同时，实现轻载时输出纹波的大幅度减小，扩大转换器的应用范围。

图3示出了本发明一实施例中的跨导放大器201的电路原理图，如图3所示，跨导放大器201包括PMOS晶体管MP31、PMOS晶体管MP32、PMOS晶体管MP33、PMOS晶体管MP34、PMOS晶体管MP35、NMOS晶体管MN31、NMOS晶体管MN32、NMOS晶体管MN33、NMOS晶体管MN34，

PMOS晶体管MP31的栅极输入偏置电压信号VBP，源极连接电源VCC，漏极连接PMOS晶体管MP32的源极，该漏极还连接PMOS晶体管MP33的源极；

PMOS晶体管MP32的栅极输入控制电压信号VCTRL，源极连接PMOS晶体管MP31的漏极，漏极连接NMOS晶体管MN31漏极和栅极，该漏极还连接NMOS晶体管MN32的栅极；

PMOS晶体管MP33的栅极输入阈值电压信号VTH，源极连接PMOS晶体管MP31的漏极，该源极还连接PMOS晶体管MP32的源极，漏极连接NMOS晶体管MN32的漏极，该漏极还连接NMOS晶体管MN33的栅极；

PMOS晶体管MP34的源极连接电源VCC，栅极和漏极连接，栅极连接PMOS晶体管MP35的栅极，漏极连接NMOS晶体管MN33的漏极；

PMOS晶体管MP35的源极连接电源VCC，栅极连接PMOS晶体管MP34的栅极，漏极输出第一电流信号I₁；

NMOS晶体管MN31的源极连接电源GND，栅极和漏极连接，漏极连接PMOS晶体管MP32的漏极，栅极连接NMOS晶体管MN32的栅极；

NMOS晶体管MN32的源极连接电源GND，栅极连接NMOS晶体管MN31的栅极，漏极连接PMOS晶体管MP33的漏极，该漏极还连接NMOS晶体管MN33的栅极；

NMOS晶体管MN33的栅极连接PMOS晶体管MP33的漏极，漏极连接PMOS晶体管MP34的漏极，源极连接NMOS晶体管MN34的漏极；

NMOS晶体管MN34的栅极输入偏置电压信号VBN，源极连接电源GND，漏极连接NMOS晶体管MN33的源极。

可以理解的是，跨导放大器201中，PMOS晶体管MP32和PMOS晶体管MP33构成差分电路，对控制电压VCTRL和阈值电压VTH进行比较，PMOS晶体管MP31为该差分电路提供尾电流源。NMOS晶体管MN31和NMOS晶体管MN32构成电流镜结构，差分电路的输出信号作为NMOS晶体管MN33的栅极电压，PMOS晶体管MP34与PMOS晶体管MP35构成电流镜结构。

具体实现过程中，当控制电压VCTRL和阈值电压VTH的差值发生变化时，PMOS晶体管MP33的漏极产生差动输出电压驱动NMOS晶体管MN33的栅极，使其漏极电流变化，进而使输出第一电流信号I₁发生相应的变化。

进一步说，当负载电流变小时，反馈电压信号VFB增大，通过误差放大器2输出控制电压信号VCTRL，此时，该控制电压信号VCTRL减小，当负载电流减小到一定电流值时，控制电压VCTRL小于阈值电压VTH，使NMOS晶体管MN33的栅极控制电压减小，从而使PMOS晶体管MP34的漏极电流减小，通过电流镜结构，最终使流过PMOS晶体管MP35的漏极电流减小，即输出第一电流信号I₁减小。

图4示出了本发明一实施例中的时钟电路202的电路原理图，如图4所示，时钟电路202包括NMOS晶体管MN41，电容C41，比较器41和反相器42，

NMOS晶体管MN41的漏极连接所述电容C41的一端，栅极连接反相器42的输出端，源极连接电源GND；

电容C41的一端连接NMOS晶体管MN41的漏极，另一端连接电源GND；

比较器41的正相输入端输入参考电压信号VOSC，比较器41的负相输入端连接电容C41和NMOS晶体管MN41的漏极的连接端，比较器41的输出端连接反相器42的输入端；

反相器42的输入端连接比较器41的输出端，反相器42的输出端连接NMOS晶体管MN41的栅极；

比较器41的输出端输出时钟信号CLK，比较器41的输出端输出反相时钟信号CLKB。

可以理解的是，时钟电路202中，第一电流信号I₁给电容C41充电，比较器41将电容C41两端的电压VA与参考电压VOSC进行比较，输出时钟信号CLK，反相器42将时钟信号CLK进行翻转，输出反相时钟信号CLKB，该反相时钟信号CLKB作为NMOS晶体管MN41的栅极控制信号，控制流过该NMOS晶体管MN41的电流大小，进而控制电容C41的充放电，最终输出周期性的时钟信号CLK及反相时钟信号CLKB。

进一步说，假设初始时电容C41两端的电压为零，此时反相时钟信号CLKB为低电平，NMOS晶体管MN41关断，第一电流信号I₁为电容C41充电，电容C41两端的电压VA逐渐上升，当VA大于参考电压VOSC时，反相时钟信号CLKB翻转为高电平，使NMOS晶体管MN41导通，VA被拉低，通过比较器41和反相器42，反相时钟信号CLKB又翻转为低电平，关断NMOS晶体管MN41，第一电流信号I₁再次给电容C41充电，如此循环，输出周期性时钟信号CLK及反相时钟信号CLKB。

综上所述，具体实现过程中，DC-DC转换器正常工作时，负载电流较大，误差放大器2输出控制电压信号VCTRL较大，且大于阈值电压VTH，此时，降频电路20输出固定频率的时钟信号CLK；当DC-DC转换器轻载时，此时负载电流减小时，反馈电压VFB随之变大，当负载电流减小到一定电流值时，误差放大器2输出控制电压信号VCTRL小于阈值电压VTH，通过跨导放大器201，时钟电路202的输入充电电流即第一电流信号I₁减小，进而使时钟信号CLK及反相时钟信号CLKB的频率降低，使反馈回路有足够的时间对输入功率进行调整以适应输出负载的变化，不但提高了轻载时的效率，并且使轻载时的输出纹波显著减小，扩大了该转换器的带载能力，改善了转换器的性能。

本领域普通技术人员可以理解：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明权利要求所限定的范围。